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       1            0 : /*
       2              :  * Copyright 2017-2022,2024-2025 NXP
       3              :  *
       4              :  * SPDX-License-Identifier: Apache-2.0
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       6              : 
       7              : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_IMX_CCM_H_
       8              : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_IMX_CCM_H_
       9              : 
      10              : /*
      11              :  * Define 16 bits clock ID: 0xXXXX
      12              :  * The highest 8 bits is Peripheral ID
      13              :  * The lowest 8 bits is Instance ID
      14              :  */
      15            0 : #define IMX_CCM_PERIPHERAL_MASK         0xFF00UL
      16            0 : #define IMX_CCM_INSTANCE_MASK           0x00FFUL
      17              : 
      18            0 : #define IMX_CCM_CORESYS_CLK             0x0000UL
      19            0 : #define IMX_CCM_PLATFORM_CLK            0x0100UL
      20            0 : #define IMX_CCM_BUS_CLK                 0x0200UL
      21              : 
      22            0 : #define IMX_CCM_LPUART_CLK              0x0300UL
      23            0 : #define IMX_CCM_LPUART1_CLK             0x0300UL
      24            0 : #define IMX_CCM_LPUART2_CLK             0x0301UL
      25            0 : #define IMX_CCM_LPUART3_CLK             0x0302UL
      26            0 : #define IMX_CCM_LPUART4_CLK             0x0303UL
      27            0 : #define IMX_CCM_LPUART5_CLK             0x0304UL
      28            0 : #define IMX_CCM_LPUART6_CLK             0x0305UL
      29            0 : #define IMX_CCM_LPUART7_CLK             0x0306UL
      30            0 : #define IMX_CCM_LPUART8_CLK             0x0307UL
      31              : 
      32            0 : #define IMX_CCM_LPI2C_CLK               0x0400UL
      33              : 
      34            0 : #define IMX_CCM_LPSPI_CLK               0x0500UL
      35              : 
      36            0 : #define IMX_CCM_USDHC1_CLK              0x0600UL
      37            0 : #define IMX_CCM_USDHC2_CLK              0x0601UL
      38              : 
      39            0 : #define IMX_CCM_EDMA_CLK                0x0700UL
      40              : 
      41            0 : #define IMX_CCM_UART1_CLK               0x0800UL
      42            0 : #define IMX_CCM_UART2_CLK               0x0801UL
      43            0 : #define IMX_CCM_UART3_CLK               0x0802UL
      44            0 : #define IMX_CCM_UART4_CLK               0x0803UL
      45              : 
      46            0 : #define IMX_CCM_CAN_CLK                 0x0900UL
      47            0 : #define IMX_CCM_CAN1_CLK                0x0900UL
      48            0 : #define IMX_CCM_CAN2_CLK                0x0901UL
      49              : 
      50            0 : #define IMX_CCM_GPT_CLK                 0x0A00UL
      51              : 
      52            0 : #define IMX_CCM_SAI1_CLK                0x0B00UL
      53            0 : #define IMX_CCM_SAI2_CLK                0x0B01UL
      54            0 : #define IMX_CCM_SAI3_CLK                0x0B02UL
      55              : 
      56            0 : #define IMX_CCM_PWM_CLK                 0x0C00UL
      57              : 
      58            0 : #define IMX_CCM_QTMR_CLK                0x0D00UL
      59              : 
      60            0 : #define IMX_CCM_ENET_CLK                0x0E00UL
      61            0 : #define IMX_CCM_ENET_PLL                0x0E01UL
      62              : 
      63            0 : #define IMX_CCM_FLEXSPI_CLK             0x0F00UL
      64            0 : #define IMX_CCM_FLEXSPI2_CLK            0x0F01UL
      65              : 
      66            0 : #define IMX_CCM_PIT_CLK                 0x1000UL
      67              : 
      68            0 : #define IMX_CCM_FLEXIO1_CLK             0x1100UL
      69            0 : #define IMX_CCM_FLEXIO2_3_CLK           0x1101UL
      70              : 
      71            0 : #define IMX_CCM_ECSPI1_CLK              0x1200UL
      72            0 : #define IMX_CCM_ECSPI2_CLK              0x1201UL
      73            0 : #define IMX_CCM_ECSPI3_CLK              0x1202UL
      74              : 
      75            0 : #define IMX_CCM_GPT_IPG_CLK             0x1300UL
      76              : 
      77            0 : #define IMX_CCM_I2C1_CLK                0x1400UL
      78            0 : #define IMX_CCM_I2C2_CLK                0x1401UL
      79            0 : #define IMX_CCM_I2C3_CLK                0x1402UL
      80            0 : #define IMX_CCM_I2C4_CLK                0x1403UL
      81            0 : #define IMX_CCM_I2C5_CLK                0x1404UL
      82            0 : #define IMX_CCM_I2C6_CLK                0x1405UL
      83              : 
      84            0 : #define IMX_CCM_ESAI0_CLK               0x1500UL
      85            0 : #define IMX_CCM_ESAI1_CLK               0x1501UL
      86              : 
      87            0 : #define IMX_CCM_AUD_PLL_DIV_CLK0                0x1600UL
      88              : 
      89              : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_IMX_CCM_H_ */