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       1           0 : /*
       2             :  * Copyright 2020-2024 NXP
       3             :  *
       4             :  * SPDX-License-Identifier: Apache-2.0
       5             :  */
       6             : 
       7             : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_MCUX_LPC_SYSCON_H_
       8             : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_MCUX_LPC_SYSCON_H_
       9             : 
      10             : /* Note- clock identifiers in this file must be unique,
      11             :  * as the driver uses them in a switch case
      12             :  */
      13             : 
      14           0 : #define MCUX_LPC_CLK_ID(high, low) ((high << 8) | (low))
      15             : 
      16             : /* These IDs are used within SOC macros, and thus cannot be defined
      17             :  * using the standard MCUX_LPC_CLK_ID form
      18             :  */
      19           0 : #define MCUX_CTIMER0_CLK 0
      20           0 : #define MCUX_CTIMER1_CLK 1
      21           0 : #define MCUX_CTIMER2_CLK 2
      22           0 : #define MCUX_CTIMER3_CLK 3
      23           0 : #define MCUX_CTIMER4_CLK 4
      24             : 
      25           0 : #define MCUX_FLEXCOMM0_CLK  MCUX_LPC_CLK_ID(0x01, 0x00)
      26           0 : #define MCUX_FLEXCOMM1_CLK  MCUX_LPC_CLK_ID(0x01, 0x01)
      27           0 : #define MCUX_FLEXCOMM2_CLK  MCUX_LPC_CLK_ID(0x01, 0x02)
      28           0 : #define MCUX_FLEXCOMM3_CLK  MCUX_LPC_CLK_ID(0x01, 0x03)
      29           0 : #define MCUX_FLEXCOMM4_CLK  MCUX_LPC_CLK_ID(0x01, 0x04)
      30           0 : #define MCUX_FLEXCOMM5_CLK  MCUX_LPC_CLK_ID(0x01, 0x05)
      31           0 : #define MCUX_FLEXCOMM6_CLK  MCUX_LPC_CLK_ID(0x01, 0x06)
      32           0 : #define MCUX_FLEXCOMM7_CLK  MCUX_LPC_CLK_ID(0x01, 0x07)
      33           0 : #define MCUX_FLEXCOMM8_CLK  MCUX_LPC_CLK_ID(0x01, 0x08)
      34           0 : #define MCUX_FLEXCOMM9_CLK  MCUX_LPC_CLK_ID(0x01, 0x09)
      35           0 : #define MCUX_FLEXCOMM10_CLK MCUX_LPC_CLK_ID(0x01, 0x0A)
      36           0 : #define MCUX_FLEXCOMM11_CLK MCUX_LPC_CLK_ID(0x01, 0x0B)
      37           0 : #define MCUX_FLEXCOMM12_CLK MCUX_LPC_CLK_ID(0x01, 0x0C)
      38           0 : #define MCUX_FLEXCOMM13_CLK MCUX_LPC_CLK_ID(0x01, 0x0D)
      39           0 : #define MCUX_HS_SPI_CLK     MCUX_LPC_CLK_ID(0x01, 0x0E)
      40           0 : #define MCUX_FLEXCOMM14_CLK MCUX_HS_SPI_CLK
      41           0 : #define MCUX_PMIC_I2C_CLK   MCUX_LPC_CLK_ID(0x01, 0x0F)
      42           0 : #define MCUX_HS_SPI1_CLK    MCUX_LPC_CLK_ID(0x01, 0x10)
      43             : 
      44           0 : #define MCUX_USDHC1_CLK MCUX_LPC_CLK_ID(0x02, 0x00)
      45           0 : #define MCUX_USDHC2_CLK MCUX_LPC_CLK_ID(0x02, 0x01)
      46             : 
      47           0 : #define MCUX_MCAN_CLK MCUX_LPC_CLK_ID(0x03, 0x00)
      48             : 
      49           0 : #define MCUX_BUS_CLK MCUX_LPC_CLK_ID(0x04, 0x00)
      50             : 
      51           0 : #define MCUX_SDIF_CLK MCUX_LPC_CLK_ID(0x05, 0x00)
      52             : 
      53           0 : #define MCUX_I3C_CLK MCUX_LPC_CLK_ID(0x06, 0x00)
      54           0 : #define MCUX_I3C2_CLK MCUX_LPC_CLK_ID(0x06, 0x01)
      55             : 
      56           0 : #define MCUX_MIPI_DSI_DPHY_CLK MCUX_LPC_CLK_ID(0x07, 0x00)
      57           0 : #define MCUX_MIPI_DSI_ESC_CLK  MCUX_LPC_CLK_ID(0x07, 0x01)
      58             : 
      59           0 : #define MCUX_LCDIF_PIXEL_CLK MCUX_LPC_CLK_ID(0x08, 0x00)
      60             : 
      61           0 : #define MCUX_SCTIMER_CLK MCUX_LPC_CLK_ID(0x09, 0x00)
      62             : 
      63           0 : #define MCUX_DMIC_CLK MCUX_LPC_CLK_ID(0x0A, 0x00)
      64             : 
      65           0 : #define MCUX_FLEXSPI_CLK  MCUX_LPC_CLK_ID(0x0A, 0x00)
      66           0 : #define MCUX_FLEXSPI2_CLK MCUX_LPC_CLK_ID(0x0A, 0x01)
      67             : 
      68           0 : #define MCUX_MRT_CLK     MCUX_LPC_CLK_ID(0x0B, 0x00)
      69           0 : #define MCUX_FREEMRT_CLK MCUX_LPC_CLK_ID(0x0B, 0x01)
      70             : 
      71           0 : #define MCUX_PORT0_CLK MCUX_LPC_CLK_ID(0x0C, 0x00)
      72           0 : #define MCUX_PORT1_CLK MCUX_LPC_CLK_ID(0x0C, 0x01)
      73           0 : #define MCUX_PORT2_CLK MCUX_LPC_CLK_ID(0x0C, 0x02)
      74           0 : #define MCUX_PORT3_CLK MCUX_LPC_CLK_ID(0x0C, 0x03)
      75           0 : #define MCUX_PORT4_CLK MCUX_LPC_CLK_ID(0x0C, 0x04)
      76           0 : #define MCUX_PORT5_CLK MCUX_LPC_CLK_ID(0x0C, 0x05)
      77             : 
      78           0 : #define MCUX_ENET_QOS_CLK MCUX_LPC_CLK_ID(0x0D, 0x00)
      79             : 
      80           0 : #define MCUX_ENET_CLK MCUX_LPC_CLK_ID(0x0D, 0x80)
      81           0 : #define MCUX_ENET_PLL MCUX_LPC_CLK_ID(0x0D, 0x81)
      82             : 
      83           0 : #define MCUX_LCDIC_CLK MCUX_LPC_CLK_ID(0x0E, 0x00)
      84             : 
      85           0 : #define MCUX_LPADC1_CLK MCUX_LPC_CLK_ID(0x0F, 0x00)
      86           0 : #define MCUX_LPADC2_CLK MCUX_LPC_CLK_ID(0x0F, 0x01)
      87             : 
      88           0 : #define MCUX_FLEXCAN0_CLK MCUX_LPC_CLK_ID(0x10, 0x00)
      89           0 : #define MCUX_FLEXCAN1_CLK MCUX_LPC_CLK_ID(0x10, 0x01)
      90             : 
      91           0 : #define MCUX_FLEXIO0_CLK MCUX_LPC_CLK_ID(0x11, 0x00)
      92             : 
      93           0 : #define MCUX_AUDIO_MCLK MCUX_LPC_CLK_ID(0x12, 0x00)
      94             : 
      95           0 : #define MCUX_LPUART0_CLK MCUX_LPC_CLK_ID(0x13, 0x00)
      96           0 : #define MCUX_LPUART1_CLK MCUX_LPC_CLK_ID(0x13, 0x01)
      97           0 : #define MCUX_LPUART2_CLK MCUX_LPC_CLK_ID(0x13, 0x02)
      98           0 : #define MCUX_LPUART3_CLK MCUX_LPC_CLK_ID(0x13, 0x03)
      99           0 : #define MCUX_LPUART4_CLK MCUX_LPC_CLK_ID(0x13, 0x04)
     100             : 
     101           0 : #define MCUX_LPI2C0_CLK MCUX_LPC_CLK_ID(0x14, 0x00)
     102           0 : #define MCUX_LPI2C1_CLK MCUX_LPC_CLK_ID(0x14, 0x01)
     103           0 : #define MCUX_LPI2C2_CLK MCUX_LPC_CLK_ID(0x14, 0x02)
     104           0 : #define MCUX_LPI2C3_CLK MCUX_LPC_CLK_ID(0x14, 0x03)
     105             : 
     106             : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_MCUX_LPC_SYSCON_H_ */