LCOV - code coverage report
Current view: top level - zephyr/dt-bindings/clock - nxp_s32z2_clock.h Hit Total Coverage
Test: new.info Lines: 0 286 0.0 %
Date: 2024-12-22 00:14:23

          Line data    Source code
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       2             :  * Copyright 2023-2024 NXP
       3             :  *
       4             :  * SPDX-License-Identifier: Apache-2.0
       5             :  */
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     131           0 : #define NXP_S32_FLEXCAN22_CLK                      123U
     132           0 : #define NXP_S32_FLEXCAN23_CLK                      124U
     133           0 : #define NXP_S32_P0_FR_PE_CLK                       125U
     134           0 : #define NXP_S32_FRAY0_CLK                          126U
     135           0 : #define NXP_S32_FRAY1_CLK                          127U
     136           0 : #define NXP_S32_GTM_CLK                            128U
     137           0 : #define NXP_S32_IIIC0_CLK                          129U
     138           0 : #define NXP_S32_IIIC1_CLK                          130U
     139           0 : #define NXP_S32_IIIC2_CLK                          131U
     140           0 : #define NXP_S32_P0_LIN_BAUD_CLK                    132U
     141           0 : #define NXP_S32_LIN0_CLK                           133U
     142           0 : #define NXP_S32_LIN1_CLK                           134U
     143           0 : #define NXP_S32_LIN2_CLK                           135U
     144           0 : #define NXP_S32_P1_LIN_BAUD_CLK                    136U
     145           0 : #define NXP_S32_LIN3_CLK                           137U
     146           0 : #define NXP_S32_LIN4_CLK                           138U
     147           0 : #define NXP_S32_LIN5_CLK                           139U
     148           0 : #define NXP_S32_P4_LIN_BAUD_CLK                    140U
     149           0 : #define NXP_S32_LIN6_CLK                           141U
     150           0 : #define NXP_S32_LIN7_CLK                           142U
     151           0 : #define NXP_S32_LIN8_CLK                           143U
     152           0 : #define NXP_S32_P5_LIN_BAUD_CLK                    144U
     153           0 : #define NXP_S32_LIN9_CLK                           145U
     154           0 : #define NXP_S32_LIN10_CLK                          146U
     155           0 : #define NXP_S32_LIN11_CLK                          147U
     156           0 : #define NXP_S32_MSCDSPI_CLK                        148U
     157           0 : #define NXP_S32_MSCLIN_CLK                         149U
     158           0 : #define NXP_S32_NANO_CLK                           150U
     159           0 : #define NXP_S32_P0_CLKOUT_SRC_CLK                  151U
     160           0 : #define NXP_S32_P0_CTU_PER_CLK                     152U
     161           0 : #define NXP_S32_P0_DSPI_MSC_CLK                    153U
     162           0 : #define NXP_S32_P0_EMIOS_LCU_CLK                   154U
     163           0 : #define NXP_S32_P0_GTM_CLK                         155U
     164           0 : #define NXP_S32_P0_GTM_NOC_CLK                     156U
     165           0 : #define NXP_S32_P0_GTM_TS_CLK                      157U
     166           0 : #define NXP_S32_P0_LIN_CLK                         158U
     167           0 : #define NXP_S32_P0_NANO_CLK                        159U
     168           0 : #define NXP_S32_P0_PSI5_125K_CLK                   160U
     169           0 : #define NXP_S32_P0_PSI5_189K_CLK                   161U
     170           0 : #define NXP_S32_P0_PSI5_S_BAUD_CLK                 162U
     171           0 : #define NXP_S32_P0_PSI5_S_CORE_CLK                 163U
     172           0 : #define NXP_S32_P0_PSI5_S_TRIG0_CLK                164U
     173           0 : #define NXP_S32_P0_PSI5_S_TRIG1_CLK                165U
     174           0 : #define NXP_S32_P0_PSI5_S_TRIG2_CLK                166U
     175           0 : #define NXP_S32_P0_PSI5_S_TRIG3_CLK                167U
     176           0 : #define NXP_S32_P0_PSI5_S_UART_CLK                 168U
     177           0 : #define NXP_S32_P0_PSI5_S_WDOG0_CLK                169U
     178           0 : #define NXP_S32_P0_PSI5_S_WDOG1_CLK                170U
     179           0 : #define NXP_S32_P0_PSI5_S_WDOG2_CLK                171U
     180           0 : #define NXP_S32_P0_PSI5_S_WDOG3_CLK                172U
     181           0 : #define NXP_S32_P0_REG_INTF_2X_CLK                 173U
     182           0 : #define NXP_S32_P0_REG_INTF_CLK                    174U
     183           0 : #define NXP_S32_P1_CLKOUT_SRC_CLK                  175U
     184           0 : #define NXP_S32_P1_DSPI60_CLK                      176U
     185           0 : #define NXP_S32_ETH_TS_CLK                         177U
     186           0 : #define NXP_S32_ETH_TS_DIV4_CLK                    178U
     187           0 : #define NXP_S32_ETH0_REF_RMII_CLK                  179U
     188           0 : #define NXP_S32_ETH0_RX_MII_CLK                    180U
     189           0 : #define NXP_S32_ETH0_RX_RGMII_CLK                  181U
     190           0 : #define NXP_S32_ETH0_TX_RGMII_CLK                  182U
     191           0 : #define NXP_S32_ETH0_PS_TX_CLK                     183U
     192           0 : #define NXP_S32_ETH1_REF_RMII_CLK                  184U
     193           0 : #define NXP_S32_ETH1_RX_MII_CLK                    185U
     194           0 : #define NXP_S32_ETH1_RX_RGMII_CLK                  186U
     195           0 : #define NXP_S32_ETH1_TX_MII_CLK                    187U
     196           0 : #define NXP_S32_ETH1_TX_RGMII_CLK                  188U
     197           0 : #define NXP_S32_ETH1_PS_TX_CLK                     189U
     198           0 : #define NXP_S32_P1_LFAST0_REF_CLK                  190U
     199           0 : #define NXP_S32_P1_LFAST1_REF_CLK                  191U
     200           0 : #define NXP_S32_P1_NETC_AXI_CLK                    192U
     201           0 : #define NXP_S32_P1_LIN_CLK                         193U
     202           0 : #define NXP_S32_P1_REG_INTF_CLK                    194U
     203           0 : #define NXP_S32_P2_DBG_ATB_CLK                     195U
     204           0 : #define NXP_S32_P2_REG_INTF_CLK                    196U
     205           0 : #define NXP_S32_P3_AES_CLK                         197U
     206           0 : #define NXP_S32_P3_CLKOUT_SRC_CLK                  198U
     207           0 : #define NXP_S32_P3_DBG_TS_CLK                      199U
     208           0 : #define NXP_S32_P3_REG_INTF_CLK                    200U
     209           0 : #define NXP_S32_P3_SYS_MON1_CLK                    201U
     210           0 : #define NXP_S32_P3_SYS_MON2_CLK                    202U
     211           0 : #define NXP_S32_P3_SYS_MON3_CLK                    203U
     212           0 : #define NXP_S32_P4_CLKOUT_SRC_CLK                  204U
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     217           0 : #define NXP_S32_P4_PSI5_189K_CLK                   209U
     218           0 : #define NXP_S32_P4_PSI5_S_BAUD_CLK                 210U
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     225           0 : #define NXP_S32_P4_PSI5_S_WDOG0_CLK                217U
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     230           0 : #define NXP_S32_P4_QSPI0_1X_CLK                    222U
     231           0 : #define NXP_S32_P4_QSPI1_2X_CLK                    223U
     232           0 : #define NXP_S32_P4_QSPI1_1X_CLK                    224U
     233           0 : #define NXP_S32_P4_REG_INTF_2X_CLK                 225U
     234           0 : #define NXP_S32_P4_REG_INTF_CLK                    226U
     235           0 : #define NXP_S32_P4_SDHC_IP_CLK                     227U
     236           0 : #define NXP_S32_P4_SDHC_IP_DIV2_CLK                228U
     237           0 : #define NXP_S32_P5_DIPORT_CLK                      229U
     238           0 : #define NXP_S32_P5_AE_CLK                          230U
     239           0 : #define NXP_S32_P5_CANXL_PE_CLK                    231U
     240           0 : #define NXP_S32_P5_CANXL_CHI_CLK                   232U
     241           0 : #define NXP_S32_P5_CLKOUT_SRC_CLK                  233U
     242           0 : #define NXP_S32_P5_LIN_CLK                         234U
     243           0 : #define NXP_S32_P5_REG_INTF_CLK                    235U
     244           0 : #define NXP_S32_P6_REG_INTF_CLK                    236U
     245           0 : #define NXP_S32_PIT0_CLK                           237U
     246           0 : #define NXP_S32_PIT1_CLK                           238U
     247           0 : #define NXP_S32_PIT4_CLK                           239U
     248           0 : #define NXP_S32_PIT5_CLK                           240U
     249           0 : #define NXP_S32_P0_PSI5_1US_CLK                    241U
     250           0 : #define NXP_S32_PSI5_0_CLK                         242U
     251           0 : #define NXP_S32_P4_PSI5_1US_CLK                    243U
     252           0 : #define NXP_S32_PSI5_1_CLK                         244U
     253           0 : #define NXP_S32_PSI5S_0_CLK                        245U
     254           0 : #define NXP_S32_PSI5S_1_CLK                        246U
     255           0 : #define NXP_S32_QSPI0_CLK                          247U
     256           0 : #define NXP_S32_QSPI1_CLK                          248U
     257           0 : #define NXP_S32_RTU0_CORE_MON1_CLK                 249U
     258           0 : #define NXP_S32_RTU0_CORE_MON2_CLK                 250U
     259           0 : #define NXP_S32_RTU0_CORE_DIV2_MON1_CLK            251U
     260           0 : #define NXP_S32_RTU0_CORE_DIV2_MON2_CLK            252U
     261           0 : #define NXP_S32_RTU0_CORE_DIV2_MON3_CLK            253U
     262           0 : #define NXP_S32_RTU0_REG_INTF_CLK                  254U
     263           0 : #define NXP_S32_RTU1_CORE_MON1_CLK                 255U
     264           0 : #define NXP_S32_RTU1_CORE_MON2_CLK                 256U
     265           0 : #define NXP_S32_RTU1_CORE_DIV2_MON1_CLK            257U
     266           0 : #define NXP_S32_RTU1_CORE_DIV2_MON2_CLK            258U
     267           0 : #define NXP_S32_RTU1_CORE_DIV2_MON3_CLK            259U
     268           0 : #define NXP_S32_RTU1_REG_INTF_CLK                  260U
     269           0 : #define NXP_S32_P4_SDHC_CLK                        261U
     270           0 : #define NXP_S32_RXLUT_CLK                          262U
     271           0 : #define NXP_S32_SDHC0_CLK                          263U
     272           0 : #define NXP_S32_SINC_CLK                           264U
     273           0 : #define NXP_S32_SIPI0_CLK                          265U
     274           0 : #define NXP_S32_SIPI1_CLK                          266U
     275           0 : #define NXP_S32_SIUL2_0_CLK                        267U
     276           0 : #define NXP_S32_SIUL2_1_CLK                        268U
     277           0 : #define NXP_S32_SIUL2_4_CLK                        269U
     278           0 : #define NXP_S32_SIUL2_5_CLK                        270U
     279           0 : #define NXP_S32_P0_DSPI_CLK                        271U
     280           0 : #define NXP_S32_SPI0_CLK                           272U
     281           0 : #define NXP_S32_SPI1_CLK                           273U
     282           0 : #define NXP_S32_P1_DSPI_CLK                        274U
     283           0 : #define NXP_S32_SPI2_CLK                           275U
     284           0 : #define NXP_S32_SPI3_CLK                           276U
     285           0 : #define NXP_S32_SPI4_CLK                           277U
     286           0 : #define NXP_S32_P4_DSPI_CLK                        278U
     287           0 : #define NXP_S32_SPI5_CLK                           279U
     288           0 : #define NXP_S32_SPI6_CLK                           280U
     289           0 : #define NXP_S32_SPI7_CLK                           281U
     290           0 : #define NXP_S32_P5_DSPI_CLK                        282U
     291           0 : #define NXP_S32_SPI8_CLK                           283U
     292           0 : #define NXP_S32_SPI9_CLK                           284U
     293           0 : #define NXP_S32_SRX0_CLK                           285U
     294           0 : #define NXP_S32_SRX1_CLK                           286U
     295             : 
     296             : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_NXP_S32Z2_CLOCK_H_ */

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