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278 0 : #define NXP_S32_SIUL2_5_CLK 270U
279 0 : #define NXP_S32_P0_DSPI_CLK 271U
280 0 : #define NXP_S32_SPI0_CLK 272U
281 0 : #define NXP_S32_SPI1_CLK 273U
282 0 : #define NXP_S32_P1_DSPI_CLK 274U
283 0 : #define NXP_S32_SPI2_CLK 275U
284 0 : #define NXP_S32_SPI3_CLK 276U
285 0 : #define NXP_S32_SPI4_CLK 277U
286 0 : #define NXP_S32_P4_DSPI_CLK 278U
287 0 : #define NXP_S32_SPI5_CLK 279U
288 0 : #define NXP_S32_SPI6_CLK 280U
289 0 : #define NXP_S32_SPI7_CLK 281U
290 0 : #define NXP_S32_P5_DSPI_CLK 282U
291 0 : #define NXP_S32_SPI8_CLK 283U
292 0 : #define NXP_S32_SPI9_CLK 284U
293 0 : #define NXP_S32_SRX0_CLK 285U
294 0 : #define NXP_S32_SRX1_CLK 286U
295 :
296 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_NXP_S32Z2_CLOCK_H_ */
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