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       1            0 : /*
       2              :  * Copyright (c) 2022 Linaro Limited
       3              :  *
       4              :  * SPDX-License-Identifier: Apache-2.0
       5              :  */
       6              : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F0_CLOCK_H_
       7              : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F0_CLOCK_H_
       8              : 
       9              : #include "stm32_common_clocks.h"
      10              : 
      11              : /** Bus gatting clocks */
      12            1 : #define STM32_CLOCK_BUS_AHB1    0x014
      13            0 : #define STM32_CLOCK_BUS_APB2    0x018
      14            0 : #define STM32_CLOCK_BUS_APB1    0x01c
      15              : 
      16            0 : #define STM32_PERIPH_BUS_MIN    STM32_CLOCK_BUS_AHB1
      17            0 : #define STM32_PERIPH_BUS_MAX    STM32_CLOCK_BUS_APB1
      18              : 
      19              : /** Domain clocks */
      20              : 
      21              : /** System clock */
      22              : /* defined in stm32_common_clocks.h */
      23              : /** Fixed clocks  */
      24              : /* Low speed clocks defined in stm32_common_clocks.h */
      25            1 : #define STM32_SRC_HSI           (STM32_SRC_LSI + 1)
      26            0 : #define STM32_SRC_HSI14         (STM32_SRC_HSI + 1)
      27            0 : #define STM32_SRC_HSI48         (STM32_SRC_HSI14 + 1)
      28              : /** Bus clock */
      29            1 : #define STM32_SRC_PCLK          (STM32_SRC_HSI48 + 1)
      30            0 : #define STM32_SRC_TIMPCLK1      (STM32_SRC_PCLK + 1)
      31              : /** PLL clock */
      32            1 : #define STM32_SRC_PLLCLK        (STM32_SRC_TIMPCLK1 + 1)
      33              : 
      34              : /** @brief RCC_CFGRx register offset */
      35            1 : #define CFGR1_REG               0x04
      36            0 : #define CFGR3_REG               0x30
      37              : 
      38              : /** @brief RCC_BDCR register offset */
      39            1 : #define BDCR_REG                0x20
      40              : 
      41              : /** @brief Device domain clocks selection helpers */
      42              : /** CFGR3 devices */
      43            1 : #define USART1_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 0, CFGR3_REG)
      44            0 : #define I2C1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 4, CFGR3_REG)
      45            0 : #define CEC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 1, 6, CFGR3_REG)
      46            0 : #define USB_SEL(val)            STM32_DT_CLOCK_SELECT((val), 1, 7, CFGR3_REG)
      47            0 : #define USART2_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 16, CFGR3_REG)
      48            0 : #define USART3_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 18, CFGR3_REG)
      49              : /** BDCR devices */
      50            1 : #define RTC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
      51              : 
      52              : /** CFGR1 devices */
      53            1 : #define MCO1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 0xF, 24, CFGR1_REG)
      54            0 : #define MCO1_PRE(val)           STM32_DT_CLOCK_SELECT((val), 0x7, 28, CFGR1_REG)
      55              : 
      56              : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F0_CLOCK_H_ */