Line data    Source code

       1            0 : /*
       2              :  * Copyright (c) 2022 Linaro Limited
       3              :  *
       4              :  * SPDX-License-Identifier: Apache-2.0
       5              :  */
       6              : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F3_CLOCK_H_
       7              : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F3_CLOCK_H_
       8              : 
       9              : #include "stm32_common_clocks.h"
      10              : 
      11              : /** Bus gatting clocks */
      12            1 : #define STM32_CLOCK_BUS_AHB1    0x014
      13            0 : #define STM32_CLOCK_BUS_APB2    0x018
      14            0 : #define STM32_CLOCK_BUS_APB1    0x01c
      15              : 
      16            0 : #define STM32_PERIPH_BUS_MIN    STM32_CLOCK_BUS_AHB1
      17            0 : #define STM32_PERIPH_BUS_MAX    STM32_CLOCK_BUS_APB1
      18              : 
      19              : /** Domain clocks */
      20              : /* RM0316, §9.4.13 Clock configuration register (RCC_CFGR3) */
      21              : 
      22              : /** System clock */
      23              : /* Defined in stm32_common_clocks.h */
      24              : 
      25              : /** Fixed clocks  */
      26              : /* Low speed clocks defined in stm32_common_clocks.h */
      27            1 : #define STM32_SRC_HSI           (STM32_SRC_LSI + 1)
      28              : /* #define STM32_SRC_HSI48      TDB */
      29              : /** Bus clock */
      30            1 : #define STM32_SRC_PCLK          (STM32_SRC_HSI + 1)
      31            0 : #define STM32_SRC_TIMPCLK1      (STM32_SRC_PCLK + 1)
      32            0 : #define STM32_SRC_TIMPCLK2      (STM32_SRC_TIMPCLK1 + 1)
      33            0 : #define STM32_SRC_TIMPLLCLK     (STM32_SRC_TIMPCLK2 + 1)
      34              : /** PLL clock */
      35            1 : #define STM32_SRC_PLLCLK        (STM32_SRC_TIMPLLCLK + 1)
      36              : 
      37              : /** @brief RCC_CFGRx register offset */
      38            1 : #define CFGR_REG                0x04
      39            0 : #define CFGR3_REG               0x30
      40              : 
      41              : /** @brief RCC_BDCR register offset */
      42            1 : #define BDCR_REG                0x20
      43              : 
      44              : /** @brief Device domain clocks selection helpers) */
      45              : /** CFGR devices */
      46            1 : #define I2S_SEL(val)            STM32_DT_CLOCK_SELECT((val), 1, 23, CFGR_REG)
      47            0 : #define MCO1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 0x7, 24, CFGR_REG)
      48            0 : #define MCO1_PRE(val)           STM32_DT_CLOCK_SELECT((val), 0x7, 28, CFGR_REG)
      49              : /** CFGR3 devices */
      50            1 : #define USART1_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 0, CFGR3_REG)
      51            0 : #define I2C1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 4, CFGR3_REG)
      52            0 : #define I2C2_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 5, CFGR3_REG)
      53            0 : #define I2C3_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 6, CFGR3_REG)
      54            0 : #define TIM1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 8, CFGR3_REG)
      55            0 : #define TIM8_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 9, CFGR3_REG)
      56            0 : #define TIM15_SEL(val)          STM32_DT_CLOCK_SELECT((val), 1, 10, CFGR3_REG)
      57            0 : #define TIM16_SEL(val)          STM32_DT_CLOCK_SELECT((val), 1, 11, CFGR3_REG)
      58            0 : #define TIM17_SEL(val)          STM32_DT_CLOCK_SELECT((val), 1, 13, CFGR3_REG)
      59            0 : #define TIM20_SEL(val)          STM32_DT_CLOCK_SELECT((val), 1, 15, CFGR3_REG)
      60            0 : #define USART2_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 16, CFGR3_REG)
      61            0 : #define USART3_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 18, CFGR3_REG)
      62            0 : #define USART4_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 20, CFGR3_REG)
      63            0 : #define USART5_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 22, CFGR3_REG)
      64            0 : #define TIM2_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 24, CFGR3_REG)
      65            0 : #define TIM3_4_SEL(val)         STM32_DT_CLOCK_SELECT((val), 1, 25, CFGR3_REG)
      66              : /** BDCR devices */
      67            1 : #define RTC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
      68              : 
      69              : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F3_CLOCK_H_ */