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       1            0 : /*
       2              :  * Copyright (c) 2022 STMicroelectronics
       3              :  *
       4              :  * SPDX-License-Identifier: Apache-2.0
       5              :  */
       6              : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F7_CLOCK_H_
       7              : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F7_CLOCK_H_
       8              : 
       9              : #include "stm32_common_clocks.h"
      10              : 
      11              : /** Domain clocks */
      12              : 
      13              : /** Bus clocks */
      14            1 : #define STM32_CLOCK_BUS_AHB1    0x030
      15            0 : #define STM32_CLOCK_BUS_AHB2    0x034
      16            0 : #define STM32_CLOCK_BUS_AHB3    0x038
      17            0 : #define STM32_CLOCK_BUS_APB1    0x040
      18            0 : #define STM32_CLOCK_BUS_APB2    0x044
      19            0 : #define STM32_CLOCK_BUS_APB3    0x0A8
      20              : 
      21            0 : #define STM32_PERIPH_BUS_MIN    STM32_CLOCK_BUS_AHB1
      22            0 : #define STM32_PERIPH_BUS_MAX    STM32_CLOCK_BUS_APB3
      23              : 
      24              : /** Domain clocks */
      25              : /* RM0386, 0390, 0402, 0430 § Dedicated Clock configuration register (RCC_DCKCFGRx) */
      26              : 
      27              : /** System clock */
      28              : /* defined in stm32_common_clocks.h */
      29              : 
      30              : /** Fixed clocks  */
      31              : /* Low speed clocks defined in stm32_common_clocks.h */
      32            1 : #define STM32_SRC_HSI           (STM32_SRC_LSI + 1)
      33            0 : #define STM32_SRC_HSE           (STM32_SRC_HSI + 1)
      34              : /** PLL clock outputs */
      35            1 : #define STM32_SRC_PLL_P         (STM32_SRC_HSE + 1)
      36            0 : #define STM32_SRC_PLL_Q         (STM32_SRC_PLL_P + 1)
      37            0 : #define STM32_SRC_PLL_R         (STM32_SRC_PLL_Q + 1)
      38              : /** Peripheral bus clock */
      39            1 : #define STM32_SRC_PCLK          (STM32_SRC_PLL_R + 1)
      40            0 : #define STM32_SRC_TIMPCLK1      (STM32_SRC_PCLK + 1)
      41            0 : #define STM32_SRC_TIMPCLK2      (STM32_SRC_TIMPCLK1 + 1)
      42              : 
      43            0 : #define STM32_SRC_PLLI2S_R      (STM32_SRC_TIMPCLK2 + 1)
      44              : 
      45              : /* PLLSAI clocks */
      46            0 : #define STM32_SRC_PLLSAI_P      (STM32_SRC_PLLI2S_R + 1)
      47            0 : #define STM32_SRC_PLLSAI_Q      (STM32_SRC_PLLSAI_P + 1)
      48            0 : #define STM32_SRC_PLLSAI_DIVQ   (STM32_SRC_PLLSAI_Q + 1)
      49            0 : #define STM32_SRC_PLLSAI_R      (STM32_SRC_PLLSAI_DIVQ + 1)
      50            0 : #define STM32_SRC_PLLSAI_DIVR   (STM32_SRC_PLLSAI_R + 1)
      51              : 
      52              : /** @brief RCC_CFGRx register offset */
      53            1 : #define CFGR_REG                0x08
      54              : 
      55              : /** @brief RCC_BDCR register offset */
      56            1 : #define BDCR_REG                0x70
      57              : 
      58              : /** @brief Device domain clocks selection helpers */
      59              : /** CFGR devices */
      60            1 : #define I2S_SEL(val)            STM32_DT_CLOCK_SELECT((val), 1, 23, CFGR_REG)
      61            0 : #define MCO1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 0x3, 21, CFGR_REG)
      62            0 : #define MCO1_PRE(val)           STM32_DT_CLOCK_SELECT((val), 0x7, 24, CFGR_REG)
      63            0 : #define MCO2_SEL(val)           STM32_DT_CLOCK_SELECT((val), 0x3, 30, CFGR_REG)
      64            0 : #define MCO2_PRE(val)           STM32_DT_CLOCK_SELECT((val), 0x7, 27, CFGR_REG)
      65              : 
      66              : /* MCO prescaler : division factor */
      67            0 : #define MCO_PRE_DIV_1 0
      68            0 : #define MCO_PRE_DIV_2 4
      69            0 : #define MCO_PRE_DIV_3 5
      70            0 : #define MCO_PRE_DIV_4 6
      71            0 : #define MCO_PRE_DIV_5 7
      72              : 
      73              : /** BDCR devices */
      74            1 : #define RTC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
      75              : 
      76              : /** @brief RCC_DKCFGR register offset */
      77            1 : #define DCKCFGR1_REG            0x8C
      78            0 : #define DCKCFGR2_REG            0x90
      79              : 
      80              : /** @brief Dedicated clocks configuration register selection helpers */
      81              : /** DKCFGR2 devices */
      82            1 : #define USART1_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 0, DCKCFGR2_REG)
      83            0 : #define USART2_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 2, DCKCFGR2_REG)
      84            0 : #define USART3_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 4, DCKCFGR2_REG)
      85            0 : #define USART4_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 6, DCKCFGR2_REG)
      86            0 : #define USART5_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 8, DCKCFGR2_REG)
      87            0 : #define USART6_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 10, DCKCFGR2_REG)
      88            0 : #define USART7_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 12, DCKCFGR2_REG)
      89            0 : #define USART8_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 14, DCKCFGR2_REG)
      90            0 : #define I2C1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 3, 16, DCKCFGR2_REG)
      91            0 : #define I2C2_SEL(val)           STM32_DT_CLOCK_SELECT((val), 3, 18, DCKCFGR2_REG)
      92            0 : #define I2C3_SEL(val)           STM32_DT_CLOCK_SELECT((val), 3, 20, DCKCFGR2_REG)
      93            0 : #define I2C4_SEL(val)           STM32_DT_CLOCK_SELECT((val), 3, 22, DCKCFGR2_REG)
      94            0 : #define LPTIM1_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 24, DCKCFGR2_REG)
      95            0 : #define CEC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 1, 26, DCKCFGR2_REG)
      96            0 : #define CK48M_SEL(val)          STM32_DT_CLOCK_SELECT((val), 1, 27, DCKCFGR2_REG)
      97            0 : #define SDMMC1_SEL(val)         STM32_DT_CLOCK_SELECT((val), 1, 28, DCKCFGR2_REG)
      98            0 : #define SDMMC2_SEL(val)         STM32_DT_CLOCK_SELECT((val), 1, 29, DCKCFGR2_REG)
      99            0 : #define DSI_SEL(val)            STM32_DT_CLOCK_SELECT((val), 1, 30, DCKCFGR2_REG)
     100              : 
     101              : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32F7_CLOCK_H_ */