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       1            0 : /*
       2              :  * Copyright (c) 2022 Linaro Limited
       3              :  *
       4              :  * SPDX-License-Identifier: Apache-2.0
       5              :  */
       6              : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32G0_CLOCK_H_
       7              : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32G0_CLOCK_H_
       8              : 
       9              : #include "stm32_common_clocks.h"
      10              : 
      11              : /** Bus clocks */
      12            1 : #define STM32_CLOCK_BUS_IOP     0x034
      13            0 : #define STM32_CLOCK_BUS_AHB1    0x038
      14            0 : #define STM32_CLOCK_BUS_APB1    0x03c
      15            0 : #define STM32_CLOCK_BUS_APB1_2  0x040
      16              : 
      17            0 : #define STM32_PERIPH_BUS_MIN    STM32_CLOCK_BUS_IOP
      18            0 : #define STM32_PERIPH_BUS_MAX    STM32_CLOCK_BUS_APB1_2
      19              : 
      20              : /** Domain clocks */
      21              : /* RM0444, §5.4.21/22 Clock configuration register (RCC_CCIPRx) */
      22              : 
      23              : /** System clock */
      24              : /* defined in stm32_common_clocks.h */
      25              : /** Fixed clocks  */
      26              : /* Low speed clocks defined in stm32_common_clocks.h */
      27            1 : #define STM32_SRC_HSI           (STM32_SRC_LSI + 1)
      28            0 : #define STM32_SRC_HSI48         (STM32_SRC_HSI + 1)
      29            0 : #define STM32_SRC_MSI           (STM32_SRC_HSI48 + 1)
      30            0 : #define STM32_SRC_HSE           (STM32_SRC_MSI + 1)
      31              : /** Peripheral bus clock */
      32            1 : #define STM32_SRC_PCLK          (STM32_SRC_HSE + 1)
      33            0 : #define STM32_SRC_TIMPCLK1      (STM32_SRC_PCLK + 1)
      34              : /** PLL clock outputs */
      35            1 : #define STM32_SRC_PLL_P         (STM32_SRC_TIMPCLK1 + 1)
      36            0 : #define STM32_SRC_PLL_Q         (STM32_SRC_PLL_P + 1)
      37            0 : #define STM32_SRC_PLL_R         (STM32_SRC_PLL_Q + 1)
      38              : 
      39              : /** @brief RCC_CFGR register offset */
      40            1 : #define CFGR_REG 0x08
      41              : 
      42              : /** @brief RCC_CCIPR register offset */
      43            1 : #define CCIPR_REG               0x54
      44            0 : #define CCIPR2_REG              0x58
      45              : 
      46              : /** @brief RCC_BDCR register offset */
      47            1 : #define BDCR_REG                0x5C
      48              : 
      49              : /** @brief Device domain clocks selection helpers */
      50              : /** CFGR devices */
      51            1 : #define MCO1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 15, 24, CFGR_REG)
      52            0 : #define MCO1_PRE(val)           STM32_DT_CLOCK_SELECT((val), 15, 28, CFGR_REG)
      53            0 : #define MCO2_SEL(val)           STM32_DT_CLOCK_SELECT((val), 15, 16, CFGR_REG)
      54            0 : #define MCO2_PRE(val)           STM32_DT_CLOCK_SELECT((val), 15, 20, CFGR_REG)
      55              : /** CCIPR devices */
      56            1 : #define USART1_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR_REG)
      57            0 : #define USART2_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 2, CCIPR_REG)
      58            0 : #define USART3_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 4, CCIPR_REG)
      59            0 : #define CEC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 1, 6, CCIPR_REG)
      60            0 : #define LPUART2_SEL(val)        STM32_DT_CLOCK_SELECT((val), 3, 8, CCIPR_REG)
      61            0 : #define LPUART1_SEL(val)        STM32_DT_CLOCK_SELECT((val), 3, 10, CCIPR_REG)
      62            0 : #define I2C1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 3, 12, CCIPR_REG)
      63            0 : #define I2C2_I2S1_SEL(val)      STM32_DT_CLOCK_SELECT((val), 3, 14, CCIPR_REG)
      64            0 : #define LPTIM1_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 18, CCIPR_REG)
      65            0 : #define LPTIM2_SEL(val)         STM32_DT_CLOCK_SELECT((val), 3, 20, CCIPR_REG)
      66            0 : #define TIM1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 1, 22, CCIPR_REG)
      67            0 : #define TIM15_SEL(val)          STM32_DT_CLOCK_SELECT((val), 1, 24, CCIPR_REG)
      68            0 : #define RNG_SEL(val)            STM32_DT_CLOCK_SELECT((val), 3, 26, CCIPR_REG)
      69            0 : #define ADC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 3, 30, CCIPR_REG)
      70              : /** CCIPR2 devices */
      71            1 : #define I2S1_SEL(val)           STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR2_REG)
      72            0 : #define I2S2_SEL(val)           STM32_DT_CLOCK_SELECT((val), 3, 2, CCIPR2_REG)
      73            0 : #define FDCAN_SEL(val)          STM32_DT_CLOCK_SELECT((val), 3, 8, CCIPR2_REG)
      74            0 : #define USB_SEL(val)            STM32_DT_CLOCK_SELECT((val), 3, 12, CCIPR2_REG)
      75              : /** BDCR devices */
      76            1 : #define RTC_SEL(val)            STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
      77              : 
      78              : /* MCO prescaler : division factor */
      79            0 : #define MCO_PRE_DIV_1   0
      80            0 : #define MCO_PRE_DIV_2   1
      81            0 : #define MCO_PRE_DIV_4   2
      82            0 : #define MCO_PRE_DIV_8   3
      83            0 : #define MCO_PRE_DIV_16  4
      84            0 : #define MCO_PRE_DIV_32  5
      85            0 : #define MCO_PRE_DIV_64  6
      86            0 : #define MCO_PRE_DIV_128 7
      87              : 
      88              : /* MCO clock output */
      89            0 : #define MCO_SEL_SYSCLK  1
      90            0 : #define MCO_SEL_HSI16   3
      91            0 : #define MCO_SEL_HSE     4
      92            0 : #define MCO_SEL_PLLRCLK 5
      93            0 : #define MCO_SEL_LSI     6
      94            0 : #define MCO_SEL_LSE     7
      95              : 
      96              : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32G0_CLOCK_H_ */