Line data Source code
1 0 : /*
2 : * Copyright (c) 2022 Linaro Limited
3 : *
4 : * SPDX-License-Identifier: Apache-2.0
5 : */
6 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32H7_CLOCK_H_
7 : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32H7_CLOCK_H_
8 :
9 : #include "stm32_common_clocks.h"
10 :
11 : /** Domain clocks */
12 :
13 : /* RM0468, Table 56 Kernel clock dictribution summary */
14 :
15 : /** System clock */
16 : /* defined in stm32_common_clocks.h */
17 :
18 : /** Fixed clocks */
19 : /* Low speed clocks defined in stm32_common_clocks.h */
20 1 : #define STM32_SRC_HSE (STM32_SRC_LSI + 1)
21 0 : #define STM32_SRC_HSI48 (STM32_SRC_HSE + 1)
22 0 : #define STM32_SRC_HSI_KER (STM32_SRC_HSI48 + 1) /* HSI + HSIKERON */
23 0 : #define STM32_SRC_CSI_KER (STM32_SRC_HSI_KER + 1) /* CSI + CSIKERON */
24 : /** PLL outputs */
25 1 : #define STM32_SRC_PLL1_P (STM32_SRC_CSI_KER + 1)
26 0 : #define STM32_SRC_PLL1_Q (STM32_SRC_PLL1_P + 1)
27 0 : #define STM32_SRC_PLL1_R (STM32_SRC_PLL1_Q + 1)
28 0 : #define STM32_SRC_PLL2_P (STM32_SRC_PLL1_R + 1)
29 0 : #define STM32_SRC_PLL2_Q (STM32_SRC_PLL2_P + 1)
30 0 : #define STM32_SRC_PLL2_R (STM32_SRC_PLL2_Q + 1)
31 0 : #define STM32_SRC_PLL3_P (STM32_SRC_PLL2_R + 1)
32 0 : #define STM32_SRC_PLL3_Q (STM32_SRC_PLL3_P + 1)
33 0 : #define STM32_SRC_PLL3_R (STM32_SRC_PLL3_Q + 1)
34 : /** Clock muxes */
35 1 : #define STM32_SRC_CKPER (STM32_SRC_PLL3_R + 1)
36 : /** Bus clocks */
37 1 : #define STM32_SRC_TIMPCLK1 (STM32_SRC_CKPER + 1)
38 0 : #define STM32_SRC_TIMPCLK2 (STM32_SRC_TIMPCLK1 + 1)
39 : /** Others: Not yet supported */
40 : /* #define STM32_SRC_I2SCKIN TBD */
41 : /* #define STM32_SRC_SPDIFRX TBD */
42 :
43 :
44 : /** Bus clocks */
45 1 : #define STM32_CLOCK_BUS_AHB3 0x0D4
46 0 : #define STM32_CLOCK_BUS_AHB1 0x0D8
47 0 : #define STM32_CLOCK_BUS_AHB2 0x0DC
48 0 : #define STM32_CLOCK_BUS_AHB4 0x0E0
49 0 : #define STM32_CLOCK_BUS_APB3 0x0E4
50 0 : #define STM32_CLOCK_BUS_APB1 0x0E8
51 0 : #define STM32_CLOCK_BUS_APB1_2 0x0EC
52 0 : #define STM32_CLOCK_BUS_APB2 0x0F0
53 0 : #define STM32_CLOCK_BUS_APB4 0x0F4
54 : /** Alias D1/2/3 domains clocks */ /* TBD: To remove ? */
55 1 : #define STM32_SRC_PCLK1 STM32_CLOCK_BUS_APB1
56 0 : #define STM32_SRC_PCLK2 STM32_CLOCK_BUS_APB2
57 0 : #define STM32_SRC_HCLK3 STM32_CLOCK_BUS_AHB3
58 0 : #define STM32_SRC_PCLK3 STM32_CLOCK_BUS_APB3
59 0 : #define STM32_SRC_PCLK4 STM32_CLOCK_BUS_APB4
60 :
61 0 : #define STM32_PERIPH_BUS_MIN STM32_CLOCK_BUS_AHB3
62 0 : #define STM32_PERIPH_BUS_MAX STM32_CLOCK_BUS_APB4
63 :
64 : /** @brief RCC_DxCCIP register offset (RM0399.pdf) */
65 1 : #define D1CCIPR_REG 0x4C
66 0 : #define D2CCIP1R_REG 0x50
67 0 : #define D2CCIP2R_REG 0x54
68 0 : #define D3CCIPR_REG 0x58
69 :
70 : /** @brief RCC_BDCR register offset */
71 1 : #define BDCR_REG 0x70
72 :
73 : /** @brief RCC_CFGRx register offset */
74 1 : #define CFGR_REG 0x10
75 :
76 : /** @brief Device domain clocks selection helpers (RM0399.pdf) */
77 : /** D1CCIPR devices */
78 1 : #define FMC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, D1CCIPR_REG)
79 0 : #define QSPI_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 4, D1CCIPR_REG)
80 0 : #define DSI_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 8, D1CCIPR_REG)
81 0 : #define SDMMC_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 16, D1CCIPR_REG)
82 0 : #define CKPER_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 28, D1CCIPR_REG)
83 : /* Device domain clocks selection helpers (RM0468.pdf) */
84 0 : #define OSPI_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 4, D1CCIPR_REG)
85 : /** D2CCIP1R devices */
86 1 : #define SAI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, D2CCIP1R_REG)
87 0 : #define SAI23_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 6, D2CCIP1R_REG)
88 0 : #define SPI123_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 12, D2CCIP1R_REG)
89 0 : #define SPI45_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 16, D2CCIP1R_REG)
90 0 : #define SPDIF_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 20, D2CCIP1R_REG)
91 0 : #define DFSDM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 24, D2CCIP1R_REG)
92 0 : #define FDCAN_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 28, D2CCIP1R_REG)
93 0 : #define SWP_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 31, D2CCIP1R_REG)
94 : /** D2CCIP2R devices */
95 1 : #define USART2345678_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, D2CCIP2R_REG)
96 0 : #define USART16_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 3, D2CCIP2R_REG)
97 0 : #define RNG_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, D2CCIP2R_REG)
98 0 : #define I2C123_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 12, D2CCIP2R_REG)
99 0 : #define USB_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 20, D2CCIP2R_REG)
100 0 : #define CEC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 22, D2CCIP2R_REG)
101 0 : #define LPTIM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 28, D2CCIP2R_REG)
102 : /** D3CCIPR devices */
103 1 : #define LPUART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, D3CCIPR_REG)
104 0 : #define I2C4_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, D3CCIPR_REG)
105 0 : #define LPTIM2_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 10, D3CCIPR_REG)
106 0 : #define LPTIM345_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 13, D3CCIPR_REG)
107 0 : #define ADC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 16, D3CCIPR_REG)
108 0 : #define SAI4A_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 21, D3CCIPR_REG)
109 0 : #define SAI4B_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 24, D3CCIPR_REG)
110 0 : #define SPI6_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 28, D3CCIPR_REG)
111 : /** BDCR devices */
112 1 : #define RTC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
113 : /** CFGR devices */
114 1 : #define MCO1_SEL(val) STM32_DT_CLOCK_SELECT((val), 0xF, 22, CFGR_REG)
115 0 : #define MCO1_PRE(val) STM32_DT_CLOCK_SELECT((val), 0x7, 18, CFGR_REG)
116 0 : #define MCO2_SEL(val) STM32_DT_CLOCK_SELECT((val), 0xF, 29, CFGR_REG)
117 0 : #define MCO2_PRE(val) STM32_DT_CLOCK_SELECT((val), 0x7, 25, CFGR_REG)
118 :
119 : /* MCO prescaler : division factor */
120 0 : #define MCO_PRE_DIV_1 1
121 0 : #define MCO_PRE_DIV_2 2
122 0 : #define MCO_PRE_DIV_3 3
123 0 : #define MCO_PRE_DIV_4 4
124 0 : #define MCO_PRE_DIV_5 5
125 0 : #define MCO_PRE_DIV_6 6
126 0 : #define MCO_PRE_DIV_7 7
127 0 : #define MCO_PRE_DIV_8 8
128 0 : #define MCO_PRE_DIV_9 9
129 0 : #define MCO_PRE_DIV_10 10
130 0 : #define MCO_PRE_DIV_11 11
131 0 : #define MCO_PRE_DIV_12 12
132 0 : #define MCO_PRE_DIV_13 13
133 0 : #define MCO_PRE_DIV_14 14
134 0 : #define MCO_PRE_DIV_15 15
135 :
136 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32H7_CLOCK_H_ */
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