Line data Source code
1 0 : /*
2 : * Copyright (c) 2024 STMicroelectronics
3 : *
4 : * SPDX-License-Identifier: Apache-2.0
5 : */
6 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32H7RS_CLOCK_H_
7 : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32H7RS_CLOCK_H_
8 :
9 : #include "stm32_common_clocks.h"
10 :
11 : /** Domain clocks */
12 :
13 : /* RM0477 */
14 :
15 : /** System clock */
16 : /* defined in stm32_common_clocks.h */
17 :
18 : /** Fixed clocks */
19 : /* Low speed clocks defined in stm32_common_clocks.h */
20 1 : #define STM32_SRC_HSE (STM32_SRC_LSI + 1)
21 0 : #define STM32_SRC_HSI48 (STM32_SRC_HSE + 1)
22 0 : #define STM32_SRC_HSI_KER (STM32_SRC_HSI48 + 1) /* HSI + HSIKERON */
23 0 : #define STM32_SRC_CSI_KER (STM32_SRC_HSI_KER + 1) /* CSI + CSIKERON */
24 : /** PLL outputs */
25 1 : #define STM32_SRC_PLL1_P (STM32_SRC_CSI_KER + 1)
26 0 : #define STM32_SRC_PLL1_Q (STM32_SRC_PLL1_P + 1)
27 0 : #define STM32_SRC_PLL1_R (STM32_SRC_PLL1_Q + 1)
28 0 : #define STM32_SRC_PLL1_S (STM32_SRC_PLL1_R + 1)
29 0 : #define STM32_SRC_PLL2_P (STM32_SRC_PLL1_S + 1)
30 0 : #define STM32_SRC_PLL2_Q (STM32_SRC_PLL2_P + 1)
31 0 : #define STM32_SRC_PLL2_R (STM32_SRC_PLL2_Q + 1)
32 0 : #define STM32_SRC_PLL2_S (STM32_SRC_PLL2_R + 1)
33 0 : #define STM32_SRC_PLL2_T (STM32_SRC_PLL2_S + 1)
34 0 : #define STM32_SRC_PLL3_P (STM32_SRC_PLL2_T + 1)
35 0 : #define STM32_SRC_PLL3_Q (STM32_SRC_PLL3_P + 1)
36 0 : #define STM32_SRC_PLL3_R (STM32_SRC_PLL3_Q + 1)
37 0 : #define STM32_SRC_PLL3_S (STM32_SRC_PLL3_R + 1)
38 :
39 : /** Clock muxes */
40 1 : #define STM32_SRC_CKPER (STM32_SRC_PLL3_S + 1)
41 0 : #define STM32_SRC_HCLK1 (STM32_SRC_CKPER + 1)
42 0 : #define STM32_SRC_HCLK2 (STM32_SRC_HCLK1 + 1)
43 0 : #define STM32_SRC_HCLK3 (STM32_SRC_HCLK2 + 1)
44 0 : #define STM32_SRC_HCLK4 (STM32_SRC_HCLK3 + 1)
45 0 : #define STM32_SRC_HCLK5 (STM32_SRC_HCLK4 + 1)
46 0 : #define STM32_SRC_TIMPCLK1 (STM32_SRC_HCLK5 + 1)
47 0 : #define STM32_SRC_TIMPCLK2 (STM32_SRC_TIMPCLK1 + 1)
48 : /** Others: Not yet supported */
49 :
50 : /** Bus clocks */
51 1 : #define STM32_CLOCK_BUS_AHB1 0x138
52 0 : #define STM32_CLOCK_BUS_AHB2 0x13C
53 0 : #define STM32_CLOCK_BUS_AHB3 0x158
54 0 : #define STM32_CLOCK_BUS_AHB4 0x140
55 0 : #define STM32_CLOCK_BUS_AHB5 0x134
56 0 : #define STM32_CLOCK_BUS_APB1 0x148
57 0 : #define STM32_CLOCK_BUS_APB1_2 0x14C
58 0 : #define STM32_CLOCK_BUS_APB2 0x150
59 0 : #define STM32_CLOCK_BUS_APB4 0x154
60 0 : #define STM32_CLOCK_BUS_APB5 0x144
61 0 : #define STM32_PERIPH_BUS_MIN STM32_CLOCK_BUS_AHB5
62 0 : #define STM32_PERIPH_BUS_MAX STM32_CLOCK_BUS_AHB3
63 :
64 : /** @brief RCC_DxCCIP register offset (RM0477.pdf) */
65 1 : #define D1CCIPR_REG 0x4C
66 0 : #define D2CCIPR_REG 0x50
67 0 : #define D3CCIPR_REG 0x54
68 0 : #define D4CCIPR_REG 0x58
69 :
70 : /** @brief RCC_BDCR register offset */
71 1 : #define BDCR_REG 0x70
72 :
73 : /** @brief RCC_CFGRx register offset */
74 1 : #define CFGR_REG 0x10
75 :
76 : /** @brief Device domain clocks selection helpers (RM0477.pdf) */
77 :
78 : /* TODO to be completed */
79 :
80 : /** D1CCIPR devices */
81 1 : #define FMC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, D1CCIPR_REG)
82 0 : #define SDMMC_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 2, D1CCIPR_REG)
83 0 : #define XSPI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 4, D1CCIPR_REG)
84 0 : #define XSPI2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 6, D1CCIPR_REG)
85 0 : #define OTGFS_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 14, D1CCIPR_REG)
86 0 : #define ADC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 24, D1CCIPR_REG)
87 0 : #define CKPER_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 28, D1CCIPR_REG)
88 :
89 : /** D2CCIPR devices */
90 1 : #define USART234578_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, D2CCIPR_REG)
91 0 : #define SPI23_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 4, D2CCIPR_REG)
92 0 : #define I2C23_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, D2CCIPR_REG)
93 0 : #define I2C1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 12, D2CCIPR_REG)
94 0 : #define I3C1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 12, D2CCIPR_REG)
95 0 : #define LPTIM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 16, D2CCIPR_REG)
96 0 : #define FDCAN_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 22, D2CCIPR_REG)
97 :
98 : /** D3CCIPR devices */
99 1 : #define USART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, D3CCIPR_REG)
100 0 : #define SPI45_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 4, D3CCIPR_REG)
101 0 : #define SPI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 8, D3CCIPR_REG)
102 0 : #define SAI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 16, D3CCIPR_REG)
103 0 : #define SAI2_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 20, D3CCIPR_REG)
104 :
105 : /** D4CCIPR devices */
106 1 : #define LPUART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, D4CCIPR_REG)
107 0 : #define SPI6_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 4, D4CCIPR_REG)
108 0 : #define LPTIM23_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 8, D4CCIPR_REG)
109 0 : #define LPTIM45_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 12, D4CCIPR_REG)
110 :
111 : /** BDCR devices */
112 1 : #define RTC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
113 :
114 : /** CFGR devices */
115 1 : #define MCO1_SEL(val) STM32_DT_CLOCK_SELECT((val), 0x7, 22, CFGR_REG)
116 0 : #define MCO1_PRE(val) STM32_DT_CLOCK_SELECT((val), 0xF, 18, CFGR_REG)
117 0 : #define MCO2_SEL(val) STM32_DT_CLOCK_SELECT((val), 0x7, 29, CFGR_REG)
118 0 : #define MCO2_PRE(val) STM32_DT_CLOCK_SELECT((val), 0xF, 25, CFGR_REG)
119 :
120 : /* MCO prescaler : division factor */
121 0 : #define MCO_PRE_DIV_1 1
122 0 : #define MCO_PRE_DIV_2 2
123 0 : #define MCO_PRE_DIV_3 3
124 0 : #define MCO_PRE_DIV_4 4
125 0 : #define MCO_PRE_DIV_5 5
126 0 : #define MCO_PRE_DIV_6 6
127 0 : #define MCO_PRE_DIV_7 7
128 0 : #define MCO_PRE_DIV_8 8
129 0 : #define MCO_PRE_DIV_9 9
130 0 : #define MCO_PRE_DIV_10 10
131 0 : #define MCO_PRE_DIV_11 11
132 0 : #define MCO_PRE_DIV_12 12
133 0 : #define MCO_PRE_DIV_13 13
134 0 : #define MCO_PRE_DIV_14 14
135 0 : #define MCO_PRE_DIV_15 15
136 :
137 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32H7RS_CLOCK_H_ */
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