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       1           0 : /*
       2             :  * Copyright (c) 2022 Linaro Limited
       3             :  *
       4             :  * SPDX-License-Identifier: Apache-2.0
       5             :  */
       6             : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32L1_CLOCK_H_
       7             : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32L1_CLOCK_H_
       8             : 
       9             : #include "stm32_common_clocks.h"
      10             : 
      11             : /** Bus gatting clocks */
      12           1 : #define STM32_CLOCK_BUS_AHB1    0x01c
      13           0 : #define STM32_CLOCK_BUS_APB2    0x020
      14           0 : #define STM32_CLOCK_BUS_APB1    0x024
      15             : 
      16           0 : #define STM32_PERIPH_BUS_MIN    STM32_CLOCK_BUS_AHB1
      17           0 : #define STM32_PERIPH_BUS_MAX    STM32_CLOCK_BUS_APB1
      18             : 
      19             : /** Domain clocks */
      20             : /* RM0038.pdf, §6.3.14 Control/status register (RCC_CSR) */
      21             : 
      22             : /** System clock */
      23             : /* defined in stm32_common_clocks.h */
      24             : /** Fixed clocks  */
      25             : /* Low speed clocks defined in stm32_common_clocks.h */
      26           1 : #define STM32_SRC_HSE           (STM32_SRC_LSI + 1)
      27           0 : #define STM32_SRC_HSI           (STM32_SRC_HSE + 1)
      28             : 
      29           0 : #define STM32_CLOCK_REG_MASK    0xFFU
      30           0 : #define STM32_CLOCK_REG_SHIFT   0U
      31           0 : #define STM32_CLOCK_SHIFT_MASK  0x1FU
      32           0 : #define STM32_CLOCK_SHIFT_SHIFT 8U
      33           0 : #define STM32_CLOCK_MASK_MASK   0x7U
      34           0 : #define STM32_CLOCK_MASK_SHIFT  13U
      35           0 : #define STM32_CLOCK_VAL_MASK    0x7U
      36           0 : #define STM32_CLOCK_VAL_SHIFT   16U
      37             : 
      38             : /**
      39             :  * @brief STM32 clock configuration bit field.
      40             :  *
      41             :  * - reg   (1/2/3)         [ 0 : 7 ]
      42             :  * - shift (0..31)         [ 8 : 12 ]
      43             :  * - mask  (0x1, 0x3, 0x7) [ 13 : 15 ]
      44             :  * - val   (0..7)          [ 16 : 18 ]
      45             :  *
      46             :  * @param reg RCC_CCIPRx register offset
      47             :  * @param shift Position within RCC_CCIPRx.
      48             :  * @param mask Mask for the RCC_CCIPRx field.
      49             :  * @param val Clock value (0, 1, ... 7).
      50             :  */
      51           1 : #define STM32_DOMAIN_CLOCK(val, mask, shift, reg)                                       \
      52             :         ((((reg) & STM32_CLOCK_REG_MASK) << STM32_CLOCK_REG_SHIFT) |          \
      53             :          (((shift) & STM32_CLOCK_SHIFT_MASK) << STM32_CLOCK_SHIFT_SHIFT) |    \
      54             :          (((mask) & STM32_CLOCK_MASK_MASK) << STM32_CLOCK_MASK_SHIFT) |               \
      55             :          (((val) & STM32_CLOCK_VAL_MASK) << STM32_CLOCK_VAL_SHIFT))
      56             : 
      57             : /** @brief RCC_CSR register offset */
      58           1 : #define CSR_REG         0x34
      59             : 
      60           0 : #define RTC_SEL(val)            STM32_DOMAIN_CLOCK(val, 3, 16, CSR_REG)
      61             : 
      62             : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32L1_CLOCK_H_ */