Line data Source code
1 0 : /*
2 : * Copyright (c) 2022 Linaro Limited
3 : *
4 : * SPDX-License-Identifier: Apache-2.0
5 : */
6 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32L4_CLOCK_H_
7 : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32L4_CLOCK_H_
8 :
9 : #include "stm32_common_clocks.h"
10 :
11 : /** Bus clocks */
12 1 : #define STM32_CLOCK_BUS_AHB1 0x048
13 0 : #define STM32_CLOCK_BUS_AHB2 0x04c
14 0 : #define STM32_CLOCK_BUS_AHB3 0x050
15 0 : #define STM32_CLOCK_BUS_APB1 0x058
16 0 : #define STM32_CLOCK_BUS_APB1_2 0x05c
17 0 : #define STM32_CLOCK_BUS_APB2 0x060
18 :
19 0 : #define STM32_PERIPH_BUS_MIN STM32_CLOCK_BUS_AHB1
20 0 : #define STM32_PERIPH_BUS_MAX STM32_CLOCK_BUS_APB2
21 :
22 : /** Domain clocks */
23 : /* RM0351/RM0432/RM0438, ยง Clock configuration register (RCC_CCIPRx) */
24 :
25 : /** System clock */
26 : /* defined in stm32_common_clocks.h */
27 : /** Fixed clocks */
28 : /* Low speed clocks defined in stm32_common_clocks.h */
29 1 : #define STM32_SRC_HSI (STM32_SRC_LSI + 1)
30 0 : #define STM32_SRC_HSI48 (STM32_SRC_HSI + 1)
31 0 : #define STM32_SRC_MSI (STM32_SRC_HSI48 + 1)
32 : /** Bus clock */
33 1 : #define STM32_SRC_PCLK (STM32_SRC_MSI + 1)
34 0 : #define STM32_SRC_TIMPCLK1 (STM32_SRC_PCLK + 1)
35 0 : #define STM32_SRC_TIMPCLK2 (STM32_SRC_TIMPCLK1 + 1)
36 : /** PLL clock outputs */
37 1 : #define STM32_SRC_PLL_P (STM32_SRC_TIMPCLK2 + 1)
38 0 : #define STM32_SRC_PLL_Q (STM32_SRC_PLL_P + 1)
39 0 : #define STM32_SRC_PLL_R (STM32_SRC_PLL_Q + 1)
40 : /* PLLSAI1 clocks */
41 0 : #define STM32_SRC_PLLSAI1_P (STM32_SRC_PLL_R + 1)
42 0 : #define STM32_SRC_PLLSAI1_Q (STM32_SRC_PLLSAI1_P + 1)
43 0 : #define STM32_SRC_PLLSAI1_R (STM32_SRC_PLLSAI1_Q + 1)
44 : /* PLLSAI2 clocks */
45 0 : #define STM32_SRC_PLLSAI2_P (STM32_SRC_PLLSAI1_R + 1)
46 0 : #define STM32_SRC_PLLSAI2_Q (STM32_SRC_PLLSAI2_P + 1)
47 0 : #define STM32_SRC_PLLSAI2_R (STM32_SRC_PLLSAI2_Q + 1)
48 0 : #define STM32_SRC_PLLSAI2_DIVR (STM32_SRC_PLLSAI2_R + 1)
49 :
50 : /** @brief RCC_CCIPR register offset */
51 1 : #define CCIPR_REG 0x88
52 0 : #define CCIPR2_REG 0x9C
53 :
54 : /** @brief RCC_BDCR register offset */
55 1 : #define BDCR_REG 0x90
56 :
57 : /** @brief RCC_CFGRx register offset */
58 1 : #define CFGR_REG 0x08
59 :
60 : /** @brief Device domain clocks selection helpers */
61 : /** CCIPR devices */
62 1 : #define USART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR_REG)
63 0 : #define USART2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 2, CCIPR_REG)
64 0 : #define USART3_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 4, CCIPR_REG)
65 0 : #define UART4_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 6, CCIPR_REG)
66 0 : #define UART5_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, CCIPR_REG)
67 0 : #define LPUART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 10, CCIPR_REG)
68 0 : #define I2C1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 12, CCIPR_REG)
69 0 : #define I2C2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 14, CCIPR_REG)
70 0 : #define I2C3_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 16, CCIPR_REG)
71 0 : #define LPTIM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 18, CCIPR_REG)
72 0 : #define LPTIM2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 20, CCIPR_REG)
73 0 : #define SAI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 22, CCIPR_REG)
74 0 : #define SAI2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 24, CCIPR_REG)
75 0 : #define CLK48_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 26, CCIPR_REG)
76 0 : #define ADC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 28, CCIPR_REG)
77 0 : #define SWPMI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 30, CCIPR_REG)
78 0 : #define DFSDM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 31, CCIPR_REG)
79 : /** CCIPR2 devices */
80 1 : #define I2C4_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR2_REG)
81 0 : #define DFSDM_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 2, CCIPR2_REG)
82 0 : #define ADFSDM_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 3, CCIPR2_REG)
83 0 : #define DSI_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 12, CCIPR2_REG)
84 0 : #define SDMMC_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 14, CCIPR2_REG)
85 0 : #define OSPI_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 20, CCIPR2_REG)
86 : /** BDCR devices */
87 1 : #define RTC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
88 : /** CFGR devices */
89 1 : #define MCO1_SEL(val) STM32_DT_CLOCK_SELECT((val), 0xF, 24, CFGR_REG)
90 0 : #define MCO1_PRE(val) STM32_DT_CLOCK_SELECT((val), 0x7, 28, CFGR_REG)
91 :
92 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32L4_CLOCK_H_ */
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