Line data Source code
1 0 : /*
2 : * Copyright (c) 2025 STMicroelectronics
3 : *
4 : * SPDX-License-Identifier: Apache-2.0
5 : */
6 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32U3_CLOCK_H_
7 : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32U3_CLOCK_H_
8 :
9 : #include "stm32_common_clocks.h"
10 :
11 : /** Domain clocks */
12 :
13 : /* RM0487, Figure 36 Clock tree for STM32U3 Series */
14 :
15 : /** System clock */
16 : /* defined in stm32_common_clocks.h */
17 : /** Fixed clocks */
18 1 : #define STM32_SRC_HSE (STM32_SRC_LSI + 1)
19 0 : #define STM32_SRC_HSI16 (STM32_SRC_HSE + 1)
20 0 : #define STM32_SRC_HSI48 (STM32_SRC_HSI16 + 1)
21 0 : #define STM32_SRC_MSIS (STM32_SRC_HSI48 + 1)
22 0 : #define STM32_SRC_MSIK (STM32_SRC_MSIS + 1)
23 : /** Bus clock */
24 1 : #define STM32_SRC_HCLK (STM32_SRC_MSIK + 1)
25 0 : #define STM32_SRC_PCLK1 (STM32_SRC_HCLK + 1)
26 0 : #define STM32_SRC_PCLK2 (STM32_SRC_PCLK1 + 1)
27 0 : #define STM32_SRC_PCLK3 (STM32_SRC_PCLK2 + 1)
28 : /** Clock muxes */
29 : /* #define STM32_SRC_ICLK TBD */
30 :
31 : /** Bus clocks */
32 1 : #define STM32_CLOCK_BUS_AHB1 0x088
33 0 : #define STM32_CLOCK_BUS_AHB1_2 0x094
34 0 : #define STM32_CLOCK_BUS_AHB2 0x08C
35 0 : #define STM32_CLOCK_BUS_AHB2_2 0x090
36 0 : #define STM32_CLOCK_BUS_APB1 0x09C
37 0 : #define STM32_CLOCK_BUS_APB1_2 0x0A0
38 0 : #define STM32_CLOCK_BUS_APB2 0x0A4
39 0 : #define STM32_CLOCK_BUS_APB3 0x0A8
40 :
41 0 : #define STM32_PERIPH_BUS_MIN STM32_CLOCK_BUS_AHB1
42 0 : #define STM32_PERIPH_BUS_MAX STM32_CLOCK_BUS_APB3
43 :
44 : /** @brief RCC_CCIPRx register offset (RM0487.pdf) */
45 1 : #define CCIPR1_REG 0x100
46 0 : #define CCIPR2_REG 0x104
47 0 : #define CCIPR3_REG 0x108
48 :
49 : /** @brief RCC_BDCR register offset */
50 1 : #define BDCR_REG 0x110
51 :
52 : /** @brief RCC_CFGRx register offset */
53 1 : #define CFGR1_REG 0x0C
54 :
55 : /** @brief Device domain clocks selection helpers */
56 : /** CCIPR1 devices */
57 1 : #define USART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 0, CCIPR1_REG)
58 0 : #define USART3_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 2, CCIPR1_REG)
59 0 : #define UART4_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 4, CCIPR1_REG)
60 0 : #define UART5_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 6, CCIPR1_REG)
61 0 : #define I3C1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 8, CCIPR1_REG)
62 0 : #define I2C1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 10, CCIPR1_REG)
63 0 : #define I2C2_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 12, CCIPR1_REG)
64 0 : #define I3C2_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 14, CCIPR1_REG)
65 0 : #define SPI2_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 16, CCIPR1_REG)
66 0 : #define LPTIM2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 18, CCIPR1_REG)
67 0 : #define SPI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 20, CCIPR1_REG)
68 0 : #define SYSTICK_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 22, CCIPR1_REG)
69 0 : #define FDCAN1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 24, CCIPR1_REG)
70 0 : #define ICLK_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 26, CCIPR1_REG)
71 0 : #define USB1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 28, CCIPR1_REG)
72 0 : #define TIMIC_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 29, CCIPR1_REG)
73 : /** CCIPR2 devices */
74 1 : #define ADF1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR2_REG)
75 0 : #define SPI3_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 3, CCIPR2_REG)
76 0 : #define SAI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 5, CCIPR2_REG)
77 0 : #define RNG_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 11, CCIPR2_REG)
78 0 : #define ADCDAC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 16, CCIPR2_REG)
79 0 : #define DAC1SH_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 19, CCIPR2_REG)
80 0 : #define OCTOSPI_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 20, CCIPR2_REG)
81 : /** CCIPR3 devices */
82 1 : #define LPUART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR3_REG)
83 0 : #define I2C3_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 6, CCIPR3_REG)
84 0 : #define LPTIM34_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, CCIPR3_REG)
85 0 : #define LPTIM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 10, CCIPR3_REG)
86 : /** BDCR devices */
87 1 : #define RTC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
88 :
89 : /** CFGR1 devices */
90 1 : #define MCO1_SEL(val) STM32_DT_CLOCK_SELECT((val), 0xF, 24, CFGR1_REG)
91 0 : #define MCO1_PRE(val) STM32_DT_CLOCK_SELECT((val), 0x7, 28, CFGR1_REG)
92 :
93 : /* MCO prescaler : division factor */
94 0 : #define MCO_PRE_DIV_1 0
95 0 : #define MCO_PRE_DIV_2 1
96 0 : #define MCO_PRE_DIV_4 2
97 0 : #define MCO_PRE_DIV_8 3
98 0 : #define MCO_PRE_DIV_16 4
99 0 : #define MCO_PRE_DIV_32 5
100 0 : #define MCO_PRE_DIV_64 6
101 0 : #define MCO_PRE_DIV_128 7
102 :
103 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32U3_CLOCK_H_ */
|
