Line data Source code
1 0 : /*
2 : * Copyright (c) 2022 Linaro Limited
3 : * Copyright (c) 2023 STMicroelectronics
4 : *
5 : * SPDX-License-Identifier: Apache-2.0
6 : */
7 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32U5_CLOCK_H_
8 : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32U5_CLOCK_H_
9 :
10 : #include "stm32_common_clocks.h"
11 :
12 : /** Domain clocks */
13 :
14 : /* RM0456, Figure 36 Clock tree for STM32U5 Series */
15 :
16 : /** System clock */
17 : /* defined in stm32_common_clocks.h */
18 : /** Fixed clocks */
19 1 : #define STM32_SRC_HSE (STM32_SRC_LSI + 1)
20 0 : #define STM32_SRC_HSI16 (STM32_SRC_HSE + 1)
21 0 : #define STM32_SRC_HSI48 (STM32_SRC_HSI16 + 1)
22 0 : #define STM32_SRC_MSIS (STM32_SRC_HSI48 + 1)
23 0 : #define STM32_SRC_MSIK (STM32_SRC_MSIS + 1)
24 : /** Bus clock */
25 1 : #define STM32_SRC_HCLK (STM32_SRC_MSIK + 1)
26 0 : #define STM32_SRC_PCLK1 (STM32_SRC_HCLK + 1)
27 0 : #define STM32_SRC_PCLK2 (STM32_SRC_PCLK1 + 1)
28 0 : #define STM32_SRC_PCLK3 (STM32_SRC_PCLK2 + 1)
29 0 : #define STM32_SRC_TIMPCLK1 (STM32_SRC_PCLK3 + 1)
30 0 : #define STM32_SRC_TIMPCLK2 (STM32_SRC_TIMPCLK1 + 1)
31 : /** PLL outputs */
32 1 : #define STM32_SRC_PLL1_P (STM32_SRC_TIMPCLK2 + 1)
33 0 : #define STM32_SRC_PLL1_Q (STM32_SRC_PLL1_P + 1)
34 0 : #define STM32_SRC_PLL1_R (STM32_SRC_PLL1_Q + 1)
35 0 : #define STM32_SRC_PLL2_P (STM32_SRC_PLL1_R + 1)
36 0 : #define STM32_SRC_PLL2_Q (STM32_SRC_PLL2_P + 1)
37 0 : #define STM32_SRC_PLL2_R (STM32_SRC_PLL2_Q + 1)
38 0 : #define STM32_SRC_PLL3_P (STM32_SRC_PLL2_R + 1)
39 0 : #define STM32_SRC_PLL3_Q (STM32_SRC_PLL3_P + 1)
40 0 : #define STM32_SRC_PLL3_R (STM32_SRC_PLL3_Q + 1)
41 : /** Clock muxes */
42 : /* #define STM32_SRC_ICLK TBD */
43 :
44 : /** Bus clocks */
45 1 : #define STM32_CLOCK_BUS_AHB1 0x088
46 0 : #define STM32_CLOCK_BUS_AHB2 0x08C
47 0 : #define STM32_CLOCK_BUS_AHB2_2 0x090
48 0 : #define STM32_CLOCK_BUS_AHB3 0x094
49 0 : #define STM32_CLOCK_BUS_APB1 0x09C
50 0 : #define STM32_CLOCK_BUS_APB1_2 0x0A0
51 0 : #define STM32_CLOCK_BUS_APB2 0x0A4
52 0 : #define STM32_CLOCK_BUS_APB3 0x0A8
53 :
54 0 : #define STM32_PERIPH_BUS_MIN STM32_CLOCK_BUS_AHB1
55 0 : #define STM32_PERIPH_BUS_MAX STM32_CLOCK_BUS_APB3
56 :
57 : /** @brief RCC_CCIPRx register offset (RM0456.pdf) */
58 1 : #define CCIPR1_REG 0xE0
59 0 : #define CCIPR2_REG 0xE4
60 0 : #define CCIPR3_REG 0xE8
61 :
62 : /** @brief RCC_BDCR register offset */
63 1 : #define BDCR_REG 0xF0
64 :
65 : /** @brief RCC_CFGRx register offset */
66 1 : #define CFGR1_REG 0x1C
67 :
68 : /** @brief Device domain clocks selection helpers */
69 : /** CCIPR1 devices */
70 1 : #define USART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR1_REG)
71 0 : #define USART2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 2, CCIPR1_REG)
72 0 : #define USART3_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 4, CCIPR1_REG)
73 0 : #define UART4_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 6, CCIPR1_REG)
74 0 : #define UART5_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, CCIPR1_REG)
75 0 : #define I2C1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 10, CCIPR1_REG)
76 0 : #define I2C2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 12, CCIPR1_REG)
77 0 : #define I2C4_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 14, CCIPR1_REG)
78 0 : #define SPI2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 16, CCIPR1_REG)
79 0 : #define LPTIM2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 18, CCIPR1_REG)
80 0 : #define SPI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 20, CCIPR1_REG)
81 0 : #define SYSTICK_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 22, CCIPR1_REG)
82 0 : #define FDCAN1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 24, CCIPR1_REG)
83 0 : #define ICKLK_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 26, CCIPR1_REG)
84 0 : #define TIMIC_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 29, CCIPR1_REG)
85 : /** CCIPR2 devices */
86 1 : #define MDF1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, CCIPR2_REG)
87 0 : #define SAI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 5, CCIPR2_REG)
88 0 : #define SAI2_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 8, CCIPR2_REG)
89 0 : #define SAE_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 11, CCIPR2_REG)
90 0 : #define RNG_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 12, CCIPR2_REG)
91 0 : #define SDMMC_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 14, CCIPR2_REG)
92 0 : #define DSIHOST_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 15, CCIPR2_REG)
93 0 : #define USART6_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 16, CCIPR2_REG)
94 0 : #define LTDC_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 18, CCIPR2_REG)
95 0 : #define OCTOSPI_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 20, CCIPR2_REG)
96 0 : #define HSPI_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 22, CCIPR2_REG)
97 0 : #define I2C5_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 24, CCIPR2_REG)
98 0 : #define I2C6_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 26, CCIPR2_REG)
99 0 : #define OTGHS_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 30, CCIPR2_REG)
100 : /** CCIPR3 devices */
101 1 : #define LPUART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 0, CCIPR3_REG)
102 0 : #define SPI3_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 3, CCIPR3_REG)
103 0 : #define I2C3_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 6, CCIPR3_REG)
104 0 : #define LPTIM34_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, CCIPR3_REG)
105 0 : #define LPTIM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 10, CCIPR3_REG)
106 0 : #define ADCDAC_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 12, CCIPR3_REG)
107 0 : #define DAC1_SEL(val) STM32_DT_CLOCK_SELECT((val), 1, 15, CCIPR3_REG)
108 0 : #define ADF1_SEL(val) STM32_DT_CLOCK_SELECT((val), 7, 16, CCIPR3_REG)
109 : /** BDCR devices */
110 1 : #define RTC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
111 :
112 : /** CFGR1 devices */
113 1 : #define MCO1_SEL(val) STM32_DT_CLOCK_SELECT((val), 0xF, 24, CFGR1_REG)
114 0 : #define MCO1_PRE(val) STM32_DT_CLOCK_SELECT((val), 0x7, 28, CFGR1_REG)
115 :
116 : /* MCO prescaler : division factor */
117 0 : #define MCO_PRE_DIV_1 0
118 0 : #define MCO_PRE_DIV_2 1
119 0 : #define MCO_PRE_DIV_4 2
120 0 : #define MCO_PRE_DIV_8 3
121 0 : #define MCO_PRE_DIV_16 4
122 :
123 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32U5_CLOCK_H_ */
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