Line data Source code
1 0 : /*
2 : * Copyright (c) 2022 Linaro Limited
3 : *
4 : * SPDX-License-Identifier: Apache-2.0
5 : */
6 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32WB_CLOCK_H_
7 : #define ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32WB_CLOCK_H_
8 :
9 : #include "stm32_common_clocks.h"
10 :
11 : /** Bus clocks */
12 1 : #define STM32_CLOCK_BUS_AHB1 0x048
13 0 : #define STM32_CLOCK_BUS_AHB2 0x04c
14 0 : #define STM32_CLOCK_BUS_AHB3 0x050
15 0 : #define STM32_CLOCK_BUS_APB1 0x058
16 0 : #define STM32_CLOCK_BUS_APB1_2 0x05c
17 0 : #define STM32_CLOCK_BUS_APB2 0x060
18 :
19 0 : #define STM32_PERIPH_BUS_MIN STM32_CLOCK_BUS_AHB1
20 0 : #define STM32_PERIPH_BUS_MAX STM32_CLOCK_BUS_APB2
21 :
22 : /** Domain clocks */
23 : /* RM0434, ยง Clock configuration register (RCC_CCIPRx) */
24 :
25 : /** System clock */
26 : /* defined in stm32_common_clocks.h */
27 : /** Fixed clocks */
28 : /* Low speed clocks defined in stm32_common_clocks.h */
29 1 : #define STM32_SRC_HSI (STM32_SRC_LSI + 1)
30 0 : #define STM32_SRC_HSI48 (STM32_SRC_HSI + 1)
31 0 : #define STM32_SRC_MSI (STM32_SRC_HSI48 + 1)
32 0 : #define STM32_SRC_HSE (STM32_SRC_MSI + 1)
33 : /** Bus clock */
34 1 : #define STM32_SRC_PCLK (STM32_SRC_HSE + 1)
35 0 : #define STM32_SRC_TIMPCLK1 (STM32_SRC_PCLK + 1)
36 0 : #define STM32_SRC_TIMPCLK2 (STM32_SRC_TIMPCLK1 + 1)
37 : /** PLL clock outputs */
38 1 : #define STM32_SRC_PLL_P (STM32_SRC_TIMPCLK2 + 1)
39 0 : #define STM32_SRC_PLL_Q (STM32_SRC_PLL_P + 1)
40 0 : #define STM32_SRC_PLL_R (STM32_SRC_PLL_Q + 1)
41 : /* TODO: PLLSAI clocks */
42 :
43 : /** @brief RCC_CCIPR register offset */
44 1 : #define CCIPR_REG 0x88
45 :
46 : /** @brief RCC_BDCR register offset */
47 1 : #define BDCR_REG 0x90
48 :
49 : /** @brief RCC_CSR register offset */
50 1 : #define CSR_REG 0x94
51 :
52 : /** @brief Device domain clocks selection helpers */
53 : /** CCIPR devices */
54 1 : #define USART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 0, CCIPR_REG)
55 0 : #define LPUART1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 10, CCIPR_REG)
56 0 : #define I2C1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 12, CCIPR_REG)
57 0 : #define I2C3_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 16, CCIPR_REG)
58 0 : #define LPTIM1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 18, CCIPR_REG)
59 0 : #define LPTIM2_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 20, CCIPR_REG)
60 0 : #define SAI1_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 22, CCIPR_REG)
61 0 : #define CLK48_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 26, CCIPR_REG)
62 0 : #define ADC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 28, CCIPR_REG)
63 0 : #define RNG_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 30, CCIPR_REG)
64 : /** BDCR devices */
65 1 : #define RTC_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 8, BDCR_REG)
66 : /** CSR devices */
67 1 : #define RFWKP_SEL(val) STM32_DT_CLOCK_SELECT((val), 3, 14, CSR_REG)
68 :
69 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_CLOCK_STM32WB_CLOCK_H_ */
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