Line data    Source code

       1            0 : /*
       2              :  * Copyright 2023, 2025 NXP
       3              :  *
       4              :  * SPDX-License-Identifier: Apache-2.0
       5              :  */
       6              : 
       7              : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_PINCTRL_IMX8QXP_PINCTRL_H_
       8              : #define ZEPHYR_INCLUDE_DT_BINDINGS_PINCTRL_IMX8QXP_PINCTRL_H_
       9              : 
      10              : /* values for pad field */
      11            0 : #define SC_P_ESAI0_FSR 55
      12            0 : #define SC_P_ESAI0_FST 56
      13            0 : #define SC_P_ESAI0_SCKR 57
      14            0 : #define SC_P_ESAI0_SCKT 58
      15            0 : #define SC_P_ESAI0_TX0 59
      16            0 : #define SC_P_ESAI0_TX1 60
      17            0 : #define SC_P_ESAI0_TX2_RX3 61
      18            0 : #define SC_P_ESAI0_TX3_RX2 62
      19            0 : #define SC_P_ESAI0_TX4_RX1 63
      20            0 : #define SC_P_ESAI0_TX5_RX0 64
      21            0 : #define SC_P_SAI1_RXD 86
      22            0 : #define SC_P_SAI1_RXC 87
      23            0 : #define SC_P_SAI1_RXFS 88
      24            0 : #define SC_P_SPI0_CS1 96
      25            0 : #define SC_P_UART2_TX 113
      26            0 : #define SC_P_UART2_RX 114
      27              : 
      28              : /* mux values */
      29            0 : #define IMX8QXP_DMA_LPUART2_RX_UART2_RX 0 /* UART2_RX ---> DMA_LPUART2_RX */
      30            0 : #define IMX8QXP_DMA_LPUART2_TX_UART2_TX 0 /* DMA_LPUART2_TX ---> UART2_TX */
      31            0 : #define IMX8QXP_ADMA_SAI1_TXFS_SAI1_RXFS 1 /* ADMA_SAI1_TXFS <---> SAI1_RXFS */
      32            0 : #define IMX8QXP_ADMA_SAI1_RXD_SAI1_RXD 0 /* ADMA_SAI1_RXD <--- SAI1_RXD */
      33            0 : #define IMX8QXP_ADMA_SAI1_TXC_SAI1_RXC 1 /* ADMA_SAI1_TXC <---> SAI1_RXC */
      34            0 : #define IMX8QXP_ADMA_SAI1_TXD_SPI0_CS1 2 /* ADMA_SAI1_TXD ---> SPI0_CS1 */
      35            0 : #define IMX8QXP_ADMA_ESAI0_FSR_ESAI0_FSR 0
      36            0 : #define IMX8QXP_ADMA_ESAI0_FST_ESAI0_FST 0
      37            0 : #define IMX8QXP_ADMA_ESAI0_SCKR_ESAI0_SCKR 0
      38            0 : #define IMX8QXP_ADMA_ESAI0_SCKT_ESAI0_SCKT 0
      39            0 : #define IMX8QXP_ADMA_ESAI0_TX0_ESAI0_TX0 0
      40            0 : #define IMX8QXP_ADMA_ESAI0_TX1_ESAI0_TX1 0
      41            0 : #define IMX8QXP_ADMA_ESAI0_TX2_RX3_ESAI0_TX2_RX3 0
      42            0 : #define IMX8QXP_ADMA_ESAI0_TX3_RX2_ESAI0_TX3_RX2 0
      43            0 : #define IMX8QXP_ADMA_ESAI0_TX4_RX1_ESAI0_TX4_RX1 0
      44            0 : #define IMX8QXP_ADMA_ESAI0_TX5_RX0_ESAI0_TX5_RX0 0
      45              : 
      46              : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_PINCTRL_IMX8QXP_PINCTRL_H_ */