Line data Source code
1 0 : /*
2 : * SPDX-License-Identifier: Apache-2.0
3 : *
4 : * Copyright (C) 2023, Intel Corporation
5 : *
6 : */
7 :
8 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_RESET_INTEL_SOCFPGA_RESET_H_
9 : #define ZEPHYR_INCLUDE_DT_BINDINGS_RESET_INTEL_SOCFPGA_RESET_H_
10 :
11 : /* The Reset line value will be used by the reset controller driver to
12 : * derive the register offset and the associated device bit to perform
13 : * device assert and de-assert.
14 : *
15 : * The reset lines should be passed as a parameter to the resets property
16 : * of the driver node in dtsi which will call reset-controller driver to
17 : * assert/de-assert itself.
18 : *
19 : * Example: Deriving Reset Line value
20 : * per0modrst register offset = 0x24;
21 : * NAND RSTLINE pin = 5;
22 : * RSTMGR_NAND_RSTLINE = (0x24 * 8) + 5 = 293
23 : */
24 :
25 0 : #define RSTMGR_SDMCOLDRST_RSTLINE 0
26 0 : #define RSTMGR_SDMWARMRST_RSTLINE 1
27 0 : #define RSTMGR_SDMLASTPORRST_RSTLINE 2
28 0 : #define RSTMGR_L4WD0RST_RSTLINE 16
29 0 : #define RSTMGR_L4WD1RST_RSTLINE 17
30 0 : #define RSTMGR_L4WD2RST_RSTLINE 18
31 0 : #define RSTMGR_L4WD3RST_RSTLINE 19
32 0 : #define RSTMGR_L4WD4RST_RSTLINE 20
33 0 : #define RSTMGR_DEBUGRST_RSTLINE 21
34 0 : #define RSTMGR_CSDAPRST_RSTLINE 22
35 0 : #define RSTMGR_EMIFTIMEOUT_RSTLINE 64
36 0 : #define RSTMGR_FPGAHSTIMEOUT_RSTLINE 66
37 0 : #define RSTMGR_ETRSTALLTIMEOUT_RSTLINE 67
38 0 : #define RSTMGR_LWSOC2FPGATIMEOUT_RSTLINE 72
39 0 : #define RSTMGR_SOC2FPGATIMEOUT_RSTLINE 73
40 0 : #define RSTMGR_F2SDRAMTIMEOUT_RSTLINE 74
41 0 : #define RSTMGR_F2STIMEOUT_RSTLINE 75
42 0 : #define RSTMGR_L3NOCDBGTIMEOUT_RSTLINE 79
43 0 : #define RSTMGR_DEBUGL3NOCTIMEOUT_RSTLINE 80
44 0 : #define RSTMGR_EMIF_FLUSH_RSTLINE 128
45 0 : #define RSTMGR_FPGAHSEN_RSTLINE 130
46 0 : #define RSTMGR_ETRSTALLEN_RSTLINE 131
47 0 : #define RSTMGR_LWSOC2FPGA_FLUSH_RSTLINE 137
48 0 : #define RSTMGR_SOC2FPGA_FLUSH_RSTLINE 138
49 0 : #define RSTMGR_F2SDRAM_FLUSH_RSTLINE 139
50 0 : #define RSTMGR_F2SOC_FLUSH_RSTLINE 140
51 0 : #define RSTMGR_L3NOC_DBG_RSTLINE 144
52 0 : #define RSTMGR_DEBUG_L3NOC_RSTLINE 145
53 0 : #define RSTMGR_EMIF_FLUSH_REQ_RSTLINE 160
54 0 : #define RSTMGR_FPGAHSREQ_RSTLINE 162
55 0 : #define RSTMGR_ETRSTALLREQ_RSTLINE 163
56 0 : #define RSTMGR_LWSOC2FPGA_FLUSH_REQ_RSTLINE 169
57 0 : #define RSTMGR_SOC2FPGA_FLUSH_REQ_RSTLINE 170
58 0 : #define RSTMGR_F2SDRAM_FLUSH_REQ_RSTLINE 171
59 0 : #define RSTMGR_F2S_FLUSH_REQ_RSTLINE 172
60 0 : #define RSTMGR_L3NOC_DBG_REQ_RSTLINE 176
61 0 : #define RSTMGR_DEBUG_L3NOC_REQ_RSTLINE 177
62 0 : #define RSTMGR_EMIF_FLUSH_ACK_RSTLINE 192
63 0 : #define RSTMGR_FPGAHSACK_RSTLINE 194
64 0 : #define RSTMGR_ETRSTALLACK_RSTLINE 195
65 0 : #define RSTMGR_LWSOC2FPGA_FLUSH_ACK_RSTLINE 201
66 0 : #define RSTMGR_SOC2FPGA_FLUSH_ACK_RSTLINE 202
67 0 : #define RSTMGR_F2SDRAM_FLUSH_ACK_RSTLINE 203
68 0 : #define RSTMGR_F2S_FLUSH_ACK_RSTLINE 204
69 0 : #define RSTMGR_L3NOC_DBG_ACK_RSTLINE 208
70 0 : #define RSTMGR_DEBUG_L3NOC_ACK_RSTLINE 209
71 0 : #define RSTMGR_ETRSTALLWARMRST_RSTLINE 224
72 0 : #define RSTMGR_TSN0_RSTLINE 288
73 0 : #define RSTMGR_TSN1_RSTLINE 289
74 0 : #define RSTMGR_TSN2_RSTLINE 290
75 0 : #define RSTMGR_USB0_RSTLINE 291
76 0 : #define RSTMGR_USB1_RSTLINE 292
77 0 : #define RSTMGR_NAND_RSTLINE 293
78 0 : #define RSTMGR_SOFTPHY_RSTLINE 294
79 0 : #define RSTMGR_SDMMC_RSTLINE 295
80 0 : #define RSTMGR_TSN0ECC_RSTLINE 296
81 0 : #define RSTMGR_TSN1ECC_RSTLINE 297
82 0 : #define RSTMGR_TSN2ECC_RSTLINE 298
83 0 : #define RSTMGR_USB0ECC_RSTLINE 299
84 0 : #define RSTMGR_USB1ECC_RSTLINE 300
85 0 : #define RSTMGR_NANDECC_RSTLINE 301
86 0 : #define RSTMGR_SDMMCECC_RSTLINE 303
87 0 : #define RSTMGR_DMA_RSTLINE 304
88 0 : #define RSTMGR_SPIM0_RSTLINE 305
89 0 : #define RSTMGR_SPIM1_RSTLINE 306
90 0 : #define RSTMGR_SPIS0_RSTLINE 307
91 0 : #define RSTMGR_SPIS1_RSTLINE 308
92 0 : #define RSTMGR_DMAECC_RSTLINE 309
93 0 : #define RSTMGR_EMACPTP_RSTLINE 310
94 0 : #define RSTMGR_DMAIF0_RSTLINE 312
95 0 : #define RSTMGR_DMAIF1_RSTLINE 313
96 0 : #define RSTMGR_DMAIF2_RSTLINE 314
97 0 : #define RSTMGR_DMAIF3_RSTLINE 315
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99 0 : #define RSTMGR_DMAIF5_RSTLINE 317
100 0 : #define RSTMGR_DMAIF6_RSTLINE 318
101 0 : #define RSTMGR_DMAIF7_RSTLINE 319
102 0 : #define RSTMGR_WATCHDOG0_RSTLINE 320
103 0 : #define RSTMGR_WATCHDOG1_RSTLINE 321
104 0 : #define RSTMGR_WATCHDOG2_RSTLINE 322
105 0 : #define RSTMGR_WATCHDOG3_RSTLINE 323
106 0 : #define RSTMGR_L4SYSTIMER0_RSTLINE 324
107 0 : #define RSTMGR_L4SYSTIMER1_RSTLINE 325
108 0 : #define RSTMGR_SPTIMER0_RSTLINE 326
109 0 : #define RSTMGR_SPTIMER1_RSTLINE 327
110 0 : #define RSTMGR_I2C0_RSTLINE 328
111 0 : #define RSTMGR_I2C1_RSTLINE 329
112 0 : #define RSTMGR_I2C2_RSTLINE 330
113 0 : #define RSTMGR_I2C3_RSTLINE 331
114 0 : #define RSTMGR_I2C4_RSTLINE 332
115 0 : #define RSTMGR_I3C0_RSTLINE 333
116 0 : #define RSTMGR_I3C1_RSTLINE 334
117 0 : #define RSTMGR_UART0_RSTLINE 336
118 0 : #define RSTMGR_UART1_RSTLINE 337
119 0 : #define RSTMGR_GPIO0_RSTLINE 344
120 0 : #define RSTMGR_GPIO1_RSTLINE 345
121 0 : #define RSTMGR_WATCHDOG4_RSTLINE 346
122 0 : #define RSTMGR_SOC2FPGA_RSTLINE 352
123 0 : #define RSTMGR_LWSOC2FPGA_RSTLINE 353
124 0 : #define RSTMGR_FPGA2SOC_RSTLINE 354
125 0 : #define RSTMGR_FPGA2SDRAM_RSTLINE 355
126 0 : #define RSTMGR_MPFE_RSTLINE 358
127 0 : #define RSTMGR_DBG_RST_RSTLINE 480
128 0 : #define RSTMGR_SOC2FPGA_WARM_RSTLINE 608
129 0 : #define RSTMGR_LWSOC2FPGA_WARM_RSTLINE 609
130 0 : #define RSTMGR_FPGA2SOC_WARM_RSTLINE 610
131 0 : #define RSTMGR_FPGA2SDRAM_WARM_RSTLINE 611
132 0 : #define RSTMGR_MPFE_WARM_RSTLINE 614
133 :
134 : #endif /* ZEPHYR_INCLUDE_DT_BINDINGS_RESET_INTEL_SOCFPGA_RESET_H_ */
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