Line data Source code
1 0 : /* 2 : * SPDX-License-Identifier: Apache-2.0 3 : * 4 : * Copyright (C) 2023, Intel Corporation 5 : * 6 : */ 7 : 8 : #ifndef ZEPHYR_INCLUDE_DT_BINDINGS_RESET_INTEL_SOCFPGA_RESET_H_ 9 : #define ZEPHYR_INCLUDE_DT_BINDINGS_RESET_INTEL_SOCFPGA_RESET_H_ 10 : 11 : /* The Reset line value will be used by the reset controller driver to 12 : * derive the register offset and the associated device bit to perform 13 : * device assert and de-assert. 14 : * 15 : * The reset lines should be passed as a parameter to the resets property 16 : * of the driver node in dtsi which will call reset-controller driver to 17 : * assert/de-assert itself. 18 : * 19 : * Example: Deriving Reset Line value 20 : * per0modrst register offset = 0x24; 21 : * NAND RSTLINE pin = 5; 22 : * RSTMGR_NAND_RSTLINE = (0x24 * 8) + 5 = 293 23 : */ 24 : 25 0 : #define RSTMGR_SDMCOLDRST_RSTLINE 0 26 0 : #define RSTMGR_SDMWARMRST_RSTLINE 1 27 0 : #define RSTMGR_SDMLASTPORRST_RSTLINE 2 28 0 : #define RSTMGR_L4WD0RST_RSTLINE 16 29 0 : #define RSTMGR_L4WD1RST_RSTLINE 17 30 0 : #define RSTMGR_L4WD2RST_RSTLINE 18 31 0 : #define RSTMGR_L4WD3RST_RSTLINE 19 32 0 : #define RSTMGR_L4WD4RST_RSTLINE 20 33 0 : #define RSTMGR_DEBUGRST_RSTLINE 21 34 0 : #define RSTMGR_CSDAPRST_RSTLINE 22 35 0 : #define RSTMGR_EMIFTIMEOUT_RSTLINE 64 36 0 : #define RSTMGR_FPGAHSTIMEOUT_RSTLINE 66 37 0 : #define RSTMGR_ETRSTALLTIMEOUT_RSTLINE 67 38 0 : #define RSTMGR_LWSOC2FPGATIMEOUT_RSTLINE 72 39 0 : #define RSTMGR_SOC2FPGATIMEOUT_RSTLINE 73 40 0 : #define RSTMGR_F2SDRAMTIMEOUT_RSTLINE 74 41 0 : #define RSTMGR_F2STIMEOUT_RSTLINE 75 42 0 : #define RSTMGR_L3NOCDBGTIMEOUT_RSTLINE 79 43 0 : #define RSTMGR_DEBUGL3NOCTIMEOUT_RSTLINE 80 44 0 : #define RSTMGR_EMIF_FLUSH_RSTLINE 128 45 0 : #define RSTMGR_FPGAHSEN_RSTLINE 130 46 0 : #define RSTMGR_ETRSTALLEN_RSTLINE 131 47 0 : #define RSTMGR_LWSOC2FPGA_FLUSH_RSTLINE 137 48 0 : #define RSTMGR_SOC2FPGA_FLUSH_RSTLINE 138 49 0 : #define RSTMGR_F2SDRAM_FLUSH_RSTLINE 139 50 0 : #define RSTMGR_F2SOC_FLUSH_RSTLINE 140 51 0 : #define RSTMGR_L3NOC_DBG_RSTLINE 144 52 0 : #define RSTMGR_DEBUG_L3NOC_RSTLINE 145 53 0 : #define RSTMGR_EMIF_FLUSH_REQ_RSTLINE 160 54 0 : #define RSTMGR_FPGAHSREQ_RSTLINE 162 55 0 : #define RSTMGR_ETRSTALLREQ_RSTLINE 163 56 0 : #define RSTMGR_LWSOC2FPGA_FLUSH_REQ_RSTLINE 169 57 0 : #define RSTMGR_SOC2FPGA_FLUSH_REQ_RSTLINE 170 58 0 : #define RSTMGR_F2SDRAM_FLUSH_REQ_RSTLINE 171 59 0 : #define RSTMGR_F2S_FLUSH_REQ_RSTLINE 172 60 0 : #define RSTMGR_L3NOC_DBG_REQ_RSTLINE 176 61 0 : #define RSTMGR_DEBUG_L3NOC_REQ_RSTLINE 177 62 0 : #define RSTMGR_EMIF_FLUSH_ACK_RSTLINE 192 63 0 : #define RSTMGR_FPGAHSACK_RSTLINE 194 64 0 : #define RSTMGR_ETRSTALLACK_RSTLINE 195 65 0 : #define RSTMGR_LWSOC2FPGA_FLUSH_ACK_RSTLINE 201 66 0 : #define RSTMGR_SOC2FPGA_FLUSH_ACK_RSTLINE 202 67 0 : #define RSTMGR_F2SDRAM_FLUSH_ACK_RSTLINE 203 68 0 : #define RSTMGR_F2S_FLUSH_ACK_RSTLINE 204 69 0 : #define RSTMGR_L3NOC_DBG_ACK_RSTLINE 208 70 0 : #define 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