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       1            0 : /*
       2              :  * Copyright (c) 2025 Qingsong Gou <gouqs@hotmail.com>
       3              :  * SPDX-License-Identifier: Apache-2.0
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      10            0 : #define SF32LB_RESET_MAILBOX1       (1U)
      11            0 : #define SF32LB_RESET_PINMUX1        (2U)
      12            0 : #define SF32LB_RESET_USART1         (3U)
      13            0 : #define SF32LB_RESET_USART2         (4U)
      14            0 : #define SF32LB_RESET_EZIP           (5U)
      15            0 : #define SF32LB_RESET_EPIC           (6U)
      16            0 : #define SF32LB_RESET_LCDC1          (7U)
      17            0 : #define SF32LB_RESET_I2S1           (8U)
      18            0 : #define SF32LB_RESET_SYSCFG1        (10U)
      19            0 : #define SF32LB_RESET_EFUSEC         (11U)
      20            0 : #define SF32LB_RESET_AES            (12U)
      21            0 : #define SF32LB_RESET_CRC1           (13U)
      22            0 : #define SF32LB_RESET_TRNG           (14U)
      23            0 : #define SF32LB_RESET_GPTIM1         (15U)
      24            0 : #define SF32LB_RESET_GPTIM2         (16U)
      25            0 : #define SF32LB_RESET_BTIM1          (17U)
      26            0 : #define SF32LB_RESET_BTIM2          (18U)
      27            0 : #define SF32LB_RESET_SPI1           (20U)
      28            0 : #define SF32LB_RESET_SPI2           (21U)
      29            0 : #define SF32LB_RESET_EXTDMA         (22U)
      30            0 : #define SF32LB_RESET_PDM1           (25U)
      31            0 : #define SF32LB_RESET_I2C1           (27U)
      32            0 : #define SF32LB_RESET_I2C2           (28U)
      33            0 : #define SF32LB_RESET_PTC1           (31U)
      34              : 
      35            0 : #define SF32LB_RESET_GPIO1          (32U)
      36            0 : #define SF32LB_RESET_MPI1           (33U)
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      38            0 : #define SF32LB_RESET_SDMMC1         (36U)
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      40            0 : #define SF32LB_RESET_I2C3           (40U)
      41            0 : #define SF32LB_RESET_ATIM1          (41U)
      42            0 : #define SF32LB_RESET_USART3         (44U)
      43            0 : #define SF32LB_RESET_AUDCODEC       (51U)
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      45            0 : #define SF32LB_RESET_GPADC          (54U)
      46            0 : #define SF32LB_RESET_TSEN           (55U)
      47            0 : #define SF32LB_RESET_I2C4           (57U)
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      49              : #endif /* _ZEPHYR_INCLUDE_DT_BINDINGS_RESET_SF32LB_RESET_H_ */