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Renesas RA Clock Divider Generators

Divider generator macros for multiple clock domains. More...

Topics

 Renesas RA BSP Clock Source Constants
 Renesas RA BSP clock source constants.
 Renesas RA BSP Clock Clkout Divider Constants
 Renesas RA BSP clock clkout divider constants.

Data Structures

struct  clock_control_ra_pclk_cfg
 Peripheral clock configuration. More...
struct  clock_control_ra_subsys_cfg
 Subsystem clock control configuration. More...

Clock source and divider helpers for Renesas RA devices.

#define RA_CGC_DIV_BCLK(n)
 BCLK divider.
#define RA_CGC_DIV_CANFDCLK(n)
 CANFD divider.
#define RA_CGC_DIV_CECCLK(n)
 CEC divider.
#define RA_CGC_DIV_CLKOUT(n)
 CLKOUT divider.
#define RA_CGC_DIV_CPUCLK0(n)
 CPUCLK0 divider.
#define RA_CGC_DIV_CPUCLK1(n)
 CPUCLK1 divider.
#define RA_CGC_DIV_MRPCLK(n)
 MRPCLK divider.
#define RA_CGC_DIV_CPUCLK(n)
 CPUCLK divider.
#define RA_CGC_DIV_FCLK(n)
 FCLK divider.
#define RA_CGC_DIV_I3CCLK(n)
 I3C divider.
#define RA_CGC_DIV_ICLK(n)
 ICLK divider.
#define RA_CGC_DIV_LCDCLK(n)
 LCDCLK divider.
#define RA_CGC_DIV_OCTASPICLK(n)
 OCTASPI divider.
#define RA_CGC_DIV_PCLKA(n)
 PCLKA divider.
#define RA_CGC_DIV_PCLKB(n)
 PCLKB divider.
#define RA_CGC_DIV_PCLKC(n)
 PCLKC divider.
#define RA_CGC_DIV_PCLKD(n)
 PCLKD divider.
#define RA_CGC_DIV_PCLKE(n)
 PCLKE divider.
#define RA_CGC_DIV_PLL(n)
 PLL divider.
#define RA_CGC_DIV_PLLP(n)
 PLLP divider.
#define RA_CGC_DIV_PLLQ(n)
 PLLQ divider.
#define RA_CGC_DIV_PLLR(n)
 PLLR divider.
#define RA_CGC_DIV_PLL2(n)
 PLL2 divider.
#define RA_CGC_DIV_PLL2P(n)
 PLL2P divider.
#define RA_CGC_DIV_PLL2Q(n)
 PLL2Q divider.
#define RA_CGC_DIV_PLL2R(n)
 PLL2R divider.
#define RA_CGC_DIV_SCICLK(n)
 SCICLK divider.
#define RA_CGC_DIV_SPICLK(n)
 SPICLK divider.
#define RA_CGC_DIV_U60CLK(n)
 U60CLK divider.
#define RA_CGC_DIV_UCLK(n)
 UCLK divider.
#define RA_CGC_DIV_SCISPICLK(n)
 SCISPI divider.
#define RA_CGC_DIV_GPTCLK(n)
 GPTCLK divider.
#define RA_CGC_DIV_IICCLK(n)
 IICCLK divider.
#define RA_CGC_DIV_ADCCLK(n)
 ADCCLK divider.
#define RA_CGC_DIV_MRICLK(n)
 MRICLK divider.
#define RA_CGC_DIV_NPUCLK(n)
 NPUCLK divider.
#define RA_CGC_DIV_BCLKA(n)
 BCLKA divider.
#define RA_CGC_DIV_ESWCLK(n)
 ESWCLK divider.
#define RA_CGC_DIV_ESWPHYCLK(n)
 ESWPHYCLK divider.
#define RA_CGC_DIV_ETHPHYCLK(n)
 ETHPHY divider.
#define RA_CGC_DIV_ESCCLK(n)
 ESCCLK divider.
#define RA_CGC_DIV_DSMIFCLK(n)
 DSMIFCLK divider.

Detailed Description

Divider generator macros for multiple clock domains.

Macro Definition Documentation

◆ RA_CGC_DIV_ADCCLK

#define RA_CGC_DIV_ADCCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_ADC_CLOCK_DIV_, n)
UTIL_CAT
#define UTIL_CAT(a,...)
Definition util_internal.h:145

ADCCLK divider.

◆ RA_CGC_DIV_BCLK

#define RA_CGC_DIV_BCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

BCLK divider.

◆ RA_CGC_DIV_BCLKA

#define RA_CGC_DIV_BCLKA ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_BCLKA_CLOCK_DIV_, n)

BCLKA divider.

◆ RA_CGC_DIV_CANFDCLK

#define RA_CGC_DIV_CANFDCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_CANFD_CLOCK_DIV_, n)

CANFD divider.

◆ RA_CGC_DIV_CECCLK

#define RA_CGC_DIV_CECCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_CEC_CLOCK_DIV_, n)

CEC divider.

◆ RA_CGC_DIV_CLKOUT

#define RA_CGC_DIV_CLKOUT ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_CLKOUT_DIV_, n)

CLKOUT divider.

◆ RA_CGC_DIV_CPUCLK

#define RA_CGC_DIV_CPUCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

CPUCLK divider.

◆ RA_CGC_DIV_CPUCLK0

#define RA_CGC_DIV_CPUCLK0 ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

CPUCLK0 divider.

◆ RA_CGC_DIV_CPUCLK1

#define RA_CGC_DIV_CPUCLK1 ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

CPUCLK1 divider.

◆ RA_CGC_DIV_DSMIFCLK

#define RA_CGC_DIV_DSMIFCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_DSMIF_CLOCK_DIV_, n)

DSMIFCLK divider.

◆ RA_CGC_DIV_ESCCLK

#define RA_CGC_DIV_ESCCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_ESC_CLOCK_DIV_, n)

ESCCLK divider.

◆ RA_CGC_DIV_ESWCLK

#define RA_CGC_DIV_ESWCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_ESW_CLOCK_DIV_, n)

ESWCLK divider.

◆ RA_CGC_DIV_ESWPHYCLK

#define RA_CGC_DIV_ESWPHYCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_ESWPHY_CLOCK_DIV_, n)

ESWPHYCLK divider.

◆ RA_CGC_DIV_ETHPHYCLK

#define RA_CGC_DIV_ETHPHYCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_ETHPHY_CLOCK_DIV_, n)

ETHPHY divider.

◆ RA_CGC_DIV_FCLK

#define RA_CGC_DIV_FCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

FCLK divider.

◆ RA_CGC_DIV_GPTCLK

#define RA_CGC_DIV_GPTCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_GPT_CLOCK_DIV_, n)

GPTCLK divider.

◆ RA_CGC_DIV_I3CCLK

#define RA_CGC_DIV_I3CCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_I3C_CLOCK_DIV_, n)

I3C divider.

◆ RA_CGC_DIV_ICLK

#define RA_CGC_DIV_ICLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

ICLK divider.

◆ RA_CGC_DIV_IICCLK

#define RA_CGC_DIV_IICCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_IIC_CLOCK_DIV_, n)

IICCLK divider.

◆ RA_CGC_DIV_LCDCLK

#define RA_CGC_DIV_LCDCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_LCD_CLOCK_DIV_, n)

LCDCLK divider.

◆ RA_CGC_DIV_MRICLK

#define RA_CGC_DIV_MRICLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

MRICLK divider.

◆ RA_CGC_DIV_MRPCLK

#define RA_CGC_DIV_MRPCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

MRPCLK divider.

◆ RA_CGC_DIV_NPUCLK

#define RA_CGC_DIV_NPUCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

NPUCLK divider.

◆ RA_CGC_DIV_OCTASPICLK

#define RA_CGC_DIV_OCTASPICLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_OCTA_CLOCK_DIV_, n)

OCTASPI divider.

◆ RA_CGC_DIV_PCLKA

#define RA_CGC_DIV_PCLKA ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

PCLKA divider.

◆ RA_CGC_DIV_PCLKB

#define RA_CGC_DIV_PCLKB ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

PCLKB divider.

◆ RA_CGC_DIV_PCLKC

#define RA_CGC_DIV_PCLKC ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

PCLKC divider.

◆ RA_CGC_DIV_PCLKD

#define RA_CGC_DIV_PCLKD ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

PCLKD divider.

◆ RA_CGC_DIV_PCLKE

#define RA_CGC_DIV_PCLKE ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SYS_CLOCK_DIV_, n)

PCLKE divider.

◆ RA_CGC_DIV_PLL

#define RA_CGC_DIV_PLL ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLL divider.

◆ RA_CGC_DIV_PLL2

#define RA_CGC_DIV_PLL2 ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLL2 divider.

◆ RA_CGC_DIV_PLL2P

#define RA_CGC_DIV_PLL2P ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLL2P divider.

◆ RA_CGC_DIV_PLL2Q

#define RA_CGC_DIV_PLL2Q ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLL2Q divider.

◆ RA_CGC_DIV_PLL2R

#define RA_CGC_DIV_PLL2R ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLL2R divider.

◆ RA_CGC_DIV_PLLP

#define RA_CGC_DIV_PLLP ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLLP divider.

◆ RA_CGC_DIV_PLLQ

#define RA_CGC_DIV_PLLQ ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLLQ divider.

◆ RA_CGC_DIV_PLLR

#define RA_CGC_DIV_PLLR ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_PLL_DIV_, n)

PLLR divider.

◆ RA_CGC_DIV_SCICLK

#define RA_CGC_DIV_SCICLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SCI_CLOCK_DIV_, n)

SCICLK divider.

◆ RA_CGC_DIV_SCISPICLK

#define RA_CGC_DIV_SCISPICLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SCISPI_CLOCK_DIV_, n)

SCISPI divider.

◆ RA_CGC_DIV_SPICLK

#define RA_CGC_DIV_SPICLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_SPI_CLOCK_DIV_, n)

SPICLK divider.

◆ RA_CGC_DIV_U60CLK

#define RA_CGC_DIV_U60CLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_USB60_CLOCK_DIV_, n)

U60CLK divider.

◆ RA_CGC_DIV_UCLK

#define RA_CGC_DIV_UCLK ( n)

#include <zephyr/drivers/clock_control/renesas_ra_cgc.h>

Value:
UTIL_CAT(BSP_CLOCKS_USB_CLOCK_DIV_, n)

UCLK divider.